面向IoT的频率综合器中小数分频器设计

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物联网(Internet of Things,IoT)是能够让不同物体实现相互联系的通信网络,由于IoT应用需要大量传感器节点,锁相环频率综合器作本振的射频收发机是IoT传感器节点的核心部分,需要降低功耗、减小面积。论文的研究目的是,通过设计功耗低、空闲音少的小数分频器来提高应用于IoT的频率综合器性能。论文首先综述了小数分频器的研究背景以及小数分频器设计面临的问题,然后介绍了小数分频器各个模块的结构和工作原理,在此基础上,论文设计了由可编程分频器和数字∑-△调制器组成的小数分频器,提出了一种只有5条支路的模2/3分频器的改进设计作为双模预分频器的同步电路,它通过将组合逻辑电路嵌入到真单相时钟分频器来提高电路工作频率,通过简化触发器结构来降低功耗。另外,为了提高锁相环输出频谱纯度,本文还设计了一种位宽为20bit的最大序列长度的3阶∑-△调制器,通过在一阶调制器单元中增加反馈支路,将调制器序列长度扩展到23×20量级,改善了调制器的噪声性能。本次设计基于TSMC 55nm CMOS工艺,完成了电路图设计及前仿真、版图设计及后仿真和流片测试。流片测试结果表明:在1V电源电压下,在不同模式下,分频器的相位噪声不超过-146d Bc/Hz@1MHz。后仿真结果表明:电源电压为1V时,不同工艺角下,小数分频器的功耗最高为0.679m W,工作频率范围是1GHz~4.5GHz,连续分频比范围是56~255,可编程分频器在1k Hz频偏处的相位噪声不超过-143d Bc/Hz,在1MHz频偏处的相位噪声不超过-160d Bc/Hz。
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