随着信息技术的快速发展,数字系统对于时钟信号的要求越来越高。锁相环作为频率综合器的重要实现方式广泛应用于数字系统、数据转换器、无线收发器等电路中,其性能的好坏成为制约数字系统快速发展的首要因素,因此对锁相环抖动性能的要求也更加严苛。电路中的电源电压总会含有噪声成分,而电源噪声会恶化锁相环输出时钟的抖动性能,因此基于高电源噪声抑制能力的锁相环设计就具有重要的应用价值与研究意义。文章首先对电荷泵锁相环工作原理和组成模块进行了介绍和分析。对模块及环路的线性模型进行了推导,在此基础上结合II型三阶电荷泵锁相环分析了环路稳定性和环路滤波器参数的相关设计。对锁相环噪声性能进行了介绍,对输出噪声造成影响的子模块噪声产生机理进行了研究,其中包括模块的非理想因素、器件噪声以及电源噪声。推导了噪声传输函数,结合模块噪声传输特性,分析了环路带宽及子模块参数对输出噪声的影响并给出了带宽和模块参数选取的原则。基于模块噪声产生原理及其影响,采用低抖动原则设计了一款高电源噪声抑制能力的锁相环电路。针对压控振荡器电路易受电源电压噪声影响的特点,采用锁相环环内电压调制的方案改善了锁相环输出噪声。提出了一种基于OTA的环内电压噪声调制电路,该电路相比于传统电压调制结构具有功耗和电源噪声抑制方面的优势。与传统结构锁相环的仿真结果相比,本文结构的峰峰值抖动改善了约40ps,具有较好的电源噪声抑制能力。基于SMIC 180nm工艺、在Cadence Spectre平台下对锁相环子模块以及整体电路进行了搭建与仿真验证,结合Matlab等软件进行了系统级参数求解。最后,完成了本文锁相环的相关版图设计。