【摘 要】
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随着现代半导体工艺的发展,系统芯片(SOC)设计已经发展成为当今的一种主流技术。同时IP核测试复用以及芯片级测试遇到了新的挑战,SOC测试结构也成为业界研究的焦点。 本文
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随着现代半导体工艺的发展,系统芯片(SOC)设计已经发展成为当今的一种主流技术。同时IP核测试复用以及芯片级测试遇到了新的挑战,SOC测试结构也成为业界研究的焦点。 本文讨论并详细分析了IEEE P1500测试架构,就Wrapper结构给出了一种可行的具体实现方案,并设计了一种芯片级测试结构,该结构能控制基于总线结构的TAM以及P1500 Wrapper,通过芯片级CTAP控制器,支持串行或并行测试访问,实现核内测试以及核间互连测试;该结构额外测试管脚少,花费面积代价小。针对测试结构规划,本文还对Wrapper以及TAM优化设计方面展开了讨论,就Wrapper优化设计数学模型,根据装箱(Bin Packing)问题的特点,采用基于最佳拟合递减(BFD:Best Fit Decreasing)启发式算法来优化Wrapper;对TAM总线指定问题用整数线性规划和基于多处理器规划(MPS)两种优化算法进行分析与比较。最后用ITC’02 SOC Test Benchmark进行算法验证,优化效果良好,能有效降低SOC测试应用时间。
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