随着芯片规模的扩大与工艺节点的缩小,后端设计的规则变得越来越复杂,设计周期变得越来越长。布线是后端设计流程中耗时最长的过程,若能提前评估设计的可布线性,预估布线后的设计质量,便可以不再对存在问题的设计进行布线,并及时对设计进行修改,由此便可以缩短后端设计周期,并避免不必要的资源消耗。由于短路违反是布线后最常见的问题之一,因此本文将短路情况作为衡量设计质量的标准,基于实际工程项目,设计了一套短路分布的预测方法,用来在布局阶段提前预估布线后短路违反的分布情况。为了更好的实现短路预测的目标,本文将芯片进行了分区,将预测全局下短路违反的分布问题,转化为预测各个分区中短路发生的可能性,进而将问题简化为对分区进行类别划分（是否存在短路）的二分类问题。本文采用了监督学习算法解决分类问题,通过寻找物理设计中布线前的信息（单元分布等）与布线后的信息（短路违反）之间的相关性,归纳其中的数据规律,从而利用数据规律在新的设计中预估短路情况。为了准备机器学习模型训练所需的短路数据,本文完成了如下工作:使用商用EDA工具,针对先进工艺下一款DSP芯片中子模块完成了多组后端设计,各类模块的不同设计数据保证了数据来源的多样性与泛用性;使用脚本语言建立了一套特征数据提取与处理的流程,并将该流程融入了后端设计流程中,实现了数据集的自动建立;采用重采样算法与模型处理相结合的方式,解决了短路数据的类别不平衡问题,最终建立了多组训练集与测试集。为了获得最佳的短路预测模型,本文构建了多种分类器,主要有神经网络模型与基于决策树的集成学习模型两类,针对数据集不平衡问题,对不同模型采用了不同的数据集与各种参数设置。经过训练与测试最终实现了多个短路预测准确度超过90%的模型,其中性能最好的Balanced Bagging模型平衡准确率高达91.04%,并且马修斯相关系数达到了64.28%,具有优异的预测效果。此外本文的整套流程还具有较高的效率,对于70万门级的模块,数据提取只需要41秒,而训练时间仅31秒,远小于实际布线的耗时。实验证明本文的预测方法在准确度与效率上均取得了优于同类研究的效果。