锁相环(Phase-Locked Loop,PLL)因具备独特的倍频和锁相功能在各种时序系统中得到了广泛应用。随着集成电路进入GHz的高频时代,对系统时钟的偏差和抖动提出了更加苛刻的要求,锁相环设计面临严峻挑战。高速锁相环的一种典型应用为PCI-Express数据传输系统的时钟产生与同步,其要求时钟具有很高的稳定性和非常低的抖动。本文在深入研究锁相环理论的基础上,基于0.13μm CMOS工艺全定制设计实现了一款应用于PCI-Express中心工作频率达1.25GHz的数模混合锁相环IP核。HSPICE版图后模拟表明锁相环功能正确,各项电路参数均达到了预定要求。本文的研究工作和创新之处主要包括:1.研究了电荷泵的充放电机理,引入电压跟随器消除电流过冲的同时对电路作进一步改进,采用并联旁路小电容技术使充放电电流尖峰得到了有效抑制。2.通过对锁相环的锁定状态进行研究,结合电容动态充放电的思想和施密特触发器的特性设计出一种锁定检测电路,满足了设计要求。3.深入分析各种类型振荡器的特性,采用三级差分振荡结构并进行匹配设计,实现了工作频率达1GHz~1.5GHz的高性能振荡器。4.在锁相环设计中应用占空比微调思想,使得锁相环输出时钟不经过二分频其占空比保持为50%,极大地降低了振荡器的设计难度。5.研究了数模混合锁相环的版图设计技术,对模拟电路版图做了精心的匹配设计和保护,避免了各种噪声的干扰,版图后模拟显示达到了良好的效果。6.研究了数模混合高频锁相环的测试方法,期待投片后的测试验证。