在即将到来的5G通信时代,信号的传递速度将提高数百倍,当物联网、无线基站等通讯设备搭上下一代通信技术的快车道,需要快速的切换系统工作频率以满足设备的使用要求时,相对缓慢的锁定时间成为5G通信发展的一个技术瓶颈。而具备快速锁定功能的全数字锁相环凭借着其能够迅速的锁定目标频率,并在锁定后稳定的输出对应频率的时钟的特点成为当前的研究热点,并广泛的应用于5G通信。本文主要研究全数字锁相环的快速锁定算法,主要工作内容和创新点有以下几点:(1).提出基于二分法的快速粗调锁定算法,并用于ADPLL的粗调模式。粗调模式的锁定时间与DCO的起始频率,目标频率,滤波器的带宽无关,只与输出时钟频率范围,DCO的分辨率有关。在一定数量的频率控制字的基础上,能减少约90%的锁定时间;(2).提出基于二分法的动态中值锁定算法,并用于ADPLL的细调模式中。该算法可以根据锁定频率的高低及锁定过程已耗费的时间多少来对算法内的锁定因子进行动态调节,以达到缩短细调模式的锁定时间的效果;(3).根据新的锁定算法,设计了一种新的锁相环结构。该结构使用新型频率比较模块替代了传统的鉴频鉴相器,并使用全定制的控制电路替代了时间数字转换器与数字滤波器。控制电路不仅具备这两者的功能,调节数控振荡器的频率控制字,还使得ADPLL具备快速锁定的效果。后端仿真结果显示,使用新结构的ADPLL的输出频率范围比传统结构的ADPLL要宽60%。在频率控制字的个数不大于2时,系统仅需n个参考时钟周期即可完成频率控制字的粗调。本次设计的新型快速锁定全数字锁相环,采用SMIC 180nm1P6M标准CMOS工艺实现,版图面积为0.03817 ~2。后端仿真结果表明,该锁相环工作在1.8V的电压下,输入的参考时钟为40MHz时,它可以稳定地输出640MHz-1.92GHz的时钟。当锁相环输出1.92GHz的时钟时,系统产生的功耗最大,为29.48mW,锁定时间也最长,为23个参考时钟周期,长达575ns;而当锁相环输出1.28GHz-1.6GHz时,锁定时间最短,为9个参考时钟周期,仅225ns。与近年在国外发布的全数字锁相环相比,本文设计的全数字锁相环在锁定时间,锁定时钟周期数,面积,输出频率范围上都具有一定的进步。