随着电子技术的快速发展,集成电路尺寸和性能提升的空间即将到达极限,基于CMOS技术的大规模集成电路正面临着巨大的挑战。作为新一代可能取代CMOS的新型纳米电子器件,忆阻器件具备非易失性、高集成性、低功率、良好CMOS器件的兼容性等优点,有望为电子技术的发展带来新的突破。基于忆阻器的电路单元可以实现电路并行存储与擦写操作,成为数字逻辑电路设计领域的热点。为解决现有忆阻器电路逻辑功能单一与结构简单之间的矛盾,本文围绕可重构功能的忆阻器逻辑电路设计展开研究。本文首先介绍了忆组器的概念、基本理论、模型和几种常见基于忆阻器存储特性所设计的可重构逻辑门电路结构。阐述了这几种逻辑电路实现完备逻辑功能的设计方法与工作原理,仿真与分析基于这些电路结构的与、或、实质蕴涵逻辑门。其次针对出现的可能误写操作问题,提出了一种新的可重构逻辑门电路结构,与其他已提出的基于忆阻器逻辑门电路相比,此电路不仅用较少的忆阻器与输入变量去实现更多的逻辑功能,还通过异步时序设计方法解决了逻辑误操作问题,增强电路的稳定性。随后本文阐述了这种电路的工作原理,具体研究了基于这种电路结构的与、或、实质蕴涵逻辑门。为了解决多级基于忆阻器的可重构逻辑门电路出现的电平退化问题,在已有的电路结构上进行了改进优化。这种优化后的电路结构使用更简单电路结构与更少的输入变量去实现不同的逻辑门电路。通过输入变量转变为控制信号输入,避免上一级忆阻器使用电阻分压电路读出的电压信号作为下一级忆阻器电压时出现的电平退化导致逻辑功能的错误。基于这种电路结构,阐述了不同逻辑门设计的方法与电路工作的原理,并通过仿真软件验证了与、或、实质蕴涵逻辑门的可行性。本文在已有的可重构逻辑门的设计基础上,充分利用可重构电路的灵活性,设计一种具有存储数据功能的三线-八线译码器,阐述了其电路工作原理并通过模拟仿真验证了功能的准确性。这种译码器结构与传统的CMOS译码器结构相比结构简单且带有存储功能,扩展了忆阻器逻辑电路的应用范围,并为其他类型的忆阻器逻辑电路设计与应用提供了参考。