信道编码技术为数字通信系统的可靠传输信息提供了有效的保障,低密度奇偶校验(LDPC)码是现今性能最接近香农限的一种信道编码。本文基于空间咨询委员会(CCSDS)推荐的深空通信标准,针对码长为4096,码率为1/2、2/3、4/5的LDPC码,提出了一种实现在FPGA的编码器设计方法。根据生成矩阵的块循环特性,使用移位累加寄存器来设计编码器,三个码率使用同一套触发器,从而极大的节省了硬件消耗资源。具体内容包括:首先,本文研究了基于原模图构造的LDPC码,详细介绍了AR4JA原模图LDPC码,研究了AR4JA的校验矩阵的构造和生成矩阵的求解,通过DE理论和EXIT分析AR4JA码的译码性能。分析CCSDS标准中使用的AR4JA原模图LDPC,给出CCSDS标准中构造校验矩阵的方法,详细分析CCSDS标准中的编码方法。其次,本文详细介绍了准循环编码的编码原理。CCSDS标准中求解出的生成矩阵具有系统码特性和准循环特性,根据其特性,提出了一种基于反馈移位寄存累加器的编码电路,实现复杂度低,消耗硬件资源较少。最后,基于CCSDS标准,本文提出了一个LDPC码的编码器设计。通过数据分组完成数据成帧运算,通过末位补零使核心编码器模块的输入完毕和输出完毕所需要的时钟周期一致,从而保证连续编码的正确性和稳定性。依据不同应用场合,提出了串行编码电路和并行编码电路。同时,验证FPGA编码的正确性。通过软件仿真编码,分析译码性能曲线,以达到CCSDS标准给出的译码性能标准。再将硬件编码结果与软件编码结果进行比较,从而验证FPGA编码的正确性。