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信息码元在信道中进行传输容易受到干扰而产生错码。一方面通信系统要求对错码能够进行纠正，因此通过对信道中传输的码元进行编码来实现信息可靠地传输。另一方面要求对编解码算法的实现要快速高效、实时性强。随着通信业务种类越来越多样化、复杂化，需要处理的信息数据量越来越庞大，采用传统的软件串行处理的方法不足以满足信道编解码算法实时快速实现的需求。现场可编程门阵列（Field Programmable Gate Array，FPGA）具有的并行运算和流水线设计方法为解决此类问题提供了新的途径。 本文针对信道编码中的纠错能力较强的两种码型，即BCH码和卷积码的编解码算法进行了研究，通过具体的(15，7)BCH码和(2，1，2)卷积码的编解码算法的过程展示，说明了这两种码型的一般编解码方法。同时充分考虑硬件实现信道编解码算法的特点，有效挖掘算法内在的并行性，通过流水线设计，对两种码型的编解码算法进行了FPGA的实现，提高了信道编解码算法的实现速度。采用FPGA构建了一个验证信道编解码算法的硬件仿真平台，在此验证平台上，实现了信道编解码算法。 信道编解码算法验证平台的设计及各个模块功能的实现，都是基于Altera提供的FPGA开发环境QuartusⅡ以及第三方仿真软件Modelsim进行的。针对本文算法的硬件功能仿真验证及仿真波形的观察，表明了利用FPGA进行信道编解码算法的合理性及有效性，对编解码算法的实现和纠错过程的实现都具有良好的处理效果。本文的研究对FPGA在信道编解码中的应用做了有益的尝试，对提高通信系统中信息处理速度和通信质量有着积极的意义。