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随着现代微处理器和嵌入式片上系统的发展,传统系统总线的性能已不再能满足需求。RapidIO协议是目前世界上唯一的嵌入式系统互联国际标准,相比其他总线接口,RapidIO具有高带宽、低延迟、高可靠性、可扩展性好、互联灵活的特点,RapidIO2.0和RapidIO3.0协议规定的单通道最高传输速率分别为6.25Gbps和12.5Gbps,可以满足不同应用场景下对高速数据传输的要求。现存的单通路RapidIO接口支持3种通道模式(1x、2x、4x)。在1x或2x模式下,4条物理链路只有1条或2条在进行数据传输,其余链路被闲置,另外,一个RapidIO接口在同一时刻只能与一个目的端互联,这两点都造成不必要的带宽浪费;同时,随着RapidIO协议的发展,需要结合高速SerDes才能提供更高的带宽,因此,对更高协议版本的RapidIO电路的研究与实现势在必行。本文针对上述两方面问题,围绕RapidIO高速接口进行相关研究,主要工作体现在以下两点:1、基于串行RapidIO接口协议,对现有IP进行多方面的功能优化,提出并设计了一种支持双通路传输的串行RapidIO接口,有效提高了RapidIO系统互联的灵活性和传输带宽。设计了物理编码子层的可配置交叉开关实现14种传输模式,双通路模式下可同时和两个串行RapidIO接口互联;利用NC Verilog工具进行模拟验证,并对系统的传输性能进行了分析和评估。实验结果表明,在1x或2x模式下,双通路传输的传输带宽是传统设计的两倍,4x模式下,双通路RapidIO的有效带宽与单通路RapidIO相同,证明双通路RapidIO在传输带宽上比单通路RapidIO有明显优势。2、根据12.5Gbps的SerDes对物理编码子层的需求及RapidIO 3.2 PCS层协议,设计了能够支持12.5Gbps链路传输的64b/67b PCS层电路。其中,发送通道主要包括输出通道数据分配、加扰码、64b/67b编码、速率转换电路(67b转32b、32b转67b/64b、64b转32b)等子模块,接收通道主要包括码组边界锁定、67b/64b译码、IDLE3译码、去扰码、通道同步、多通道对齐、链路初始化等子模块。最后,使用NC Verilog工具进行模拟验证,并对验证结果做出分析。验证结果表明,相比现有的RapidIO2.1 8b/10b PCS层电路,64b/67b PCS层电路能够支持更高速的链路传输、拥有更强大的链路控制能力,电路功能符合RapidIO3.2协议定义。