随着CMOS集成电路规模和速度的迅速提高,以及在便携式电子产品中的广泛应用,电路功耗问题显得越来越突出。功耗优化技术可以在芯片设计的各个层次展开,本文主要研究如何在逻辑层降低电路功耗。 本文介绍了一种优化组合逻辑电路功耗的方法,其主要思想是,当电路每个节点的翻转频率确定后,通过冗余添加和去除的方法消除高功耗的节点,从而降低总功耗。为了达到这个目的,我们首先将电路中每个节点按功耗从低到高排列,每次考虑一个低功耗节点,利用基于递归学习的算法找出它在电路中的逻辑蕴涵关系;然后利用这些蕴涵关系在电路中添加一些逻辑门和连接,增加电路的冗余;最后通过去除这些冗余化简电路,达到去除高功耗节点的目的,从而在不改变电路输入输出功能的前提下降低电路功耗。这个功耗优化过程是重复的,每次选择一个新的节点,最后得到一个总跳变减少的电路。实验数据表明,该方法对于降低电路功耗是十分有效的。 在该功耗优化过程中,能找到的蕴涵关系的多少直接影响到电路功耗优化程度的大小。递归学习虽然是一种完全的寻找逻辑蕴涵的方法,但考虑到寻找逻辑蕴涵的最优解是个NP完全问题,因此要想在合理的时间内寻找蕴涵势必要限制递归学习的深度,而这又将直接影响到能找到的蕴涵的数量。因此,我们引进了一种新的寻找逻辑蕴涵的方法,该方法的灵感来自于单通道演绎故障的模拟算法。它充分利用了静态逻辑蕴涵的内部关系和集合运算引进一系列的法则,而后利用这些法则的重复使用寻找蕴涵。 在逻辑综合工具SIS下,本文实现了改进的逻辑蕴涵寻找算法。对标准电路集Mcnc’91中的几个典型电路,本文应用该算法进行了蕴涵查找。实验数据表明,该新方法确实能在合理的时间内找到比递归方法更多的蕴涵,从而为进一步优化电路功耗提供了更广阔的空间。