同步数字系列（SynchronousDigitalHierarchy，简称SDH）是一种有机地结合了高速大容量光纤传输技术和智能网技术的新型传输体制。由于SDH传输体系中，协议与结构比较繁琐，而且有指针、开销等复杂的信息处理过程，如何通过合理、高效的电路设计，形成一个完整的SDH系统，并实现ITU-T建议的各项功能，同时满足各项技术指标，是通信系统设计中面临的主要问题之一。　　 论文选取SDH传输体系中基本传输速率E1(2.048Mbit/s)的映射复用路线，以AlteraCycloneⅢ系列EP3C25Q240C8FPGA器件为载体，设计一种将E1映射复用进STM-1，再解复用解映射恢复出原来信号的方案。首先，从系统的角度进行功能划分和模块划分，总体分为复用和解复用两大部分，包括映射、解映射、指针定位、指针恢复、同步复用、同步解复用、高阶复用和高阶解复用等八大单元电路，共六层设计。接着，通过Verilog硬件描述语言编写各个电路模块的程序代码，应用了特定时钟域指针采样技术、倍频技术、异步FIFO、乒乓操作、帧同步技术、并行扰码技术、状态机等关键技术，着重研究了E1_VC-12映射/解映射子系统中正/零/负码速调整模块的设计。然后，在QuartusⅡ9.0中进行功能仿真、综合、布局布线、时序仿真，直至各部分功能分别实现。最后，将设计好的文件下载到FPGA开发板上，通过误码测试仪(ANT-5)进行特殊字节的验证以及传输性能的测试，各项参数指标达到了预期的目标，效果也比较好，验证了设计方案的可行性。　　 这个可重复使用、可移植的E1/STM-1复用与解复用硬件模块，减少了逻辑单元的使用量，降低了数据处理的延时，提高了系统性能，为SDH传输系统中处理更复杂的信息奠定了基础。