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随着芯片设计规模的急剧增大,如何在短时间内有效验证整个芯片的功能已经逐渐成为产品快速上市的瓶颈。有数据表明,验证工作已经占据整个设计周期的70%以上,因此,如何提高验证效率,减少验证人员的工作量并改善验证过程成了一个迫切需要解决的问题。大规模数字集成电路中的验证技术可以分为:动态仿真验证、硬件平台验证、静态验证以及物理验证。如何合理利用各种验证技术提高验证效率,对芯片设计具有非常重要的现实意义。本课题的主要研究内容包括:基于动态仿真的TLM(Transaction Layer modeling)验证方法学,包括:AVM(Advanced Verification Methodology),OVM(Open VerificationMethodology)以及VMM(Verification Methdology and Manual);基于硬件平台的FPGA验证;适用于综合以及布局布线后网表文件的静态验证(具体包含静态时序分析和形式验证),最后是对芯片版图的物理验证。本论文主要研究了基于动态仿真的TLM验证方法学,结合断言技术,提出了基于动态仿真的验证架构并将该验证方法成功应用到EPA芯片的功能验证中;考虑到软件仿真无法准确模拟实际设备在网络中的环境,对于时钟同步精度测试,使用FPGA检测不同设备之间是否同步以及其同步精度。点对点的测试表明:主从设备之间的同步精度最大偏差为510ns;研究了静态验证技术,具体包括静态时序分析和形式验证。使用primetime和formality工具对综合以及布局布线后生成的网表文件进行了静态时序分析和形式验证,充分保证了芯片的时序要求以及网表的功能一致性;分析了物理设计中可能引起芯片失效的各种物理现象,研究了这些寄生效应产生的原因并提出了避免这些现象的方法,结合EPA芯片的物理设计,提出了布局布线的一些准则,包括对时钟信号走线规则的单独设定,将时序分析应用到布局布线中,对关键路径优先进行布线规划以及如何消除天线效应等;最后,对整个芯片进行了DRC和LVS检查,保证芯片的签收质量。