随着移动互联网设备的流行和各种消费类电子产品的快速发展,微处理器和片上系统SOC的速度、功耗和面积等性能成为满足市场需求的重要指标。加工工艺从180纳米到28纳米甚至更低,不断提高晶体管响应速度和芯片集成度,同时加剧了晶体管阈值电压的波动,给传统SRAM的一些电路设计带来挑战。本文以改善灵敏放大器时序波动性为研究目标,提出了两种新型双端复制位线电路结构,进而用于提高SRAM读操作速度、降低功耗和增加面积利用率。本文的主要工作和创新点如下：一、分析了SRAM的单元组成和工作原理,然后指出了SRAM读操作为时序中的关键路径,并分析时序稳定性的重要性与研究意义,然后介绍传统的时钟电路结构,在65纳米CMOS工艺下,从统计学角度即通过蒙特卡洛仿真,对比了复制位线延时与反相器链延时,进一步验证了复制位线延时技术可以很好的抑制灵敏放大器时序波动。二、分析了近几年国内外专家提出的如多级复制位线、数字复制位线、双端复制位线等几种复制位线技术的工作原理,详细介绍了它们的电路结构和工作原理,同时分析了它们各自的优势及存在的问题,并通过仿真对比分析性能。三、本文提出一种现有技术结合的多级双端复制位线和两种新型双端复制位线电路结构,分别对它们电路结构和工作原理进行了详细介绍,在不利用辅助电路和基本不增加版图面积的基础上,通过反相器连接左边的复制位线和右边复制位线的字线信号。因此,使波动偏差降为原来的50%左右,从而获得更优的时序信号,避免了额外的功耗浪费并有效缩短SRAM时钟周期。在不同的PVT条件下的蒙特卡洛仿真结果表明,提出的复制位线电路可以将灵敏放大器时序波动偏差降低到接近理论值50%左右。