时间数字转换器（TDC）是一种时间测量电路，将连续的时域信号转换为数字信号，最早应用于高能物理中。随着半导体工艺的发展，TDC的性能得到了质的提高，分辨率可以达到皮秒级别，逐渐应用于全数字锁相环（ADPLL）与模数转换器（ADC）。在ADPLL环路中，时间数字转换器（TDC）的主要作用是代替传统锁相环中的电荷泵和鉴相器，是ADPLL与传统PLL相区别的主要标志。TDC分辨率的高低直接对ADPLL的带内相位噪声产生影响，本论文旨在设计出高分辨率的时间数字转换器。　　本研究首先介绍了TDC工作的基本原理，分析了多种TDC电路结构，并指出了不同结构TDC的优缺点。构建了环路频率响应模型，从理论上分析了TDC的分辨率对ADPLL的相位噪声影响。为了满足ADPLL对高分辨率TDC的性能要求，提出采用粗细两级量化TDC结构，分别通过粗量化单元与细量化单元以实现具有较大的可测量范围以及较高的分辨率。论文主要设计完成了延迟链型 TDC以及负指数型 TDC，改进了2倍时间间隔放大器以及数字自校准单元。由于模拟电路易受到外界环境的影响，电路数字化已成为集成电路发展的方向，本文提出了面向数字可综合的随机插值型TDC，基于数学统计原理，可以有效避免因失配以及外界噪声所带来的线性误差。随机插值型 TDC分辨率与 MOS管尺寸无关，可以有效降低电路面积，电路仅仅包含2N个延迟单元以及累加器，结构简单，可达到很高的分辨率。基于0.18μm CMOS工艺对粗细两级量化TDC结构进行设计与仿真，仿真结果表明粗细两级量化TDC的分辨率为970fs，动态范围为2.309ns；DNL最大值为-0.15LSB，INL为-0.18LSB；2倍时间间隔放大器的最大增益误差约为5％。基于0.18μm CMOS工艺对N=9时的随机插值型TDC进行了电路设计与仿真，输入时钟信号周期为5ns，输出最大误差为-4LSB；针对N=14时的随机插值型TDC，使用verilog语言对电路进行设计与仿真，输入时钟周期为1ns，仿真结果显示随机插值型TDC的分辨率达到977fs。