片上多核系统正逐渐由研究步向工程，高性能、低成本的系统是目前实际应用的迫切需求。伴随着核数的增加，多核乃至众核高速缓存一致性问题的关注度越来越高。基于总线的数据一致性及片上网络的数据一致性协议的研究已趋于成熟。但是基于双层架构的数据一致性仍有许多问题亟需解决，且实现整个系统的硬件电路较复杂，优化更变得难上加难。对此，本文基于片上网络众核系统，研究混合架构数据一致性硬件电路设计技术。本文的主要工作如下:　　(1)基于片上网络双层架构的混合一致性　　针对片上多核系统高速缓存不一致性问题，设计完成一种基于片上网络的双层混合一致性硬件架构。根据多核所处架构不同，采用不同的数据一致性协议，以期可以达到更高的数据吞吐率。对于基于总线的多核高速缓存，采取总线监听协议，高效且迅速。对于片上网络的多核高速缓存，采用目录协议，不受网络大小影响且易于扩展。实验结果表明，基于片上的多核系统，使用双层架构的混合一致性可以有效的降低一致性的执行时间，平均降低48.5％。　　(2)提出一种兼顾全局及局部的数据一致性协议　　在已有的基于片上网络的双层架构混合一致性的基础上，提出了增加分块传输功能，以达到降低核的平均等待时间，提高数据处理速度的目的。根据核与核之间数据交换的特点，提出全局数据和局部数据相结合的思想，达到减少目录占存比，降低成本的目的。通过实验分析，分块传输可以提高核的平均处理速度。当节点数为4时，全局与局部结合的协议，最大可降低目录占存比为75％。