近年来,随着CMOS工艺的不断演进,先进的工艺节点推动着半导体电路向更高速、更高能效的方向不断发展。模数转换器(Analog to Digital Converter,ADC)作为连接自然界和人类数字世界的桥梁,在各类数字通信系统中均起着至关重要的作用。近来,伴随着无线和有线通信系统的发展,例如5G移动通信,超宽带(UWB),基于ADC的数据链路接收机甚至上百吉赫兹光通信等高数据速率的应用对ADC提出了苛刻的性能要求。通过对近年来各类ADC品质因数(FoM)表现的统计发现,相比于其它架构的ADC,基于时间交织(TI)架构的ADC在高速领域处于领先位置,尤其是基于SAR ADC为子通道的TI SAR在能量效率上表现十分出色。目前TI SAR ADC所面临的设计难题是:如何解决通道失配(包括失调失配、增益失配以及时间偏差失配)对ADC性能的影响;如何实现中高精度的sub-ADC,需要在极短的时间内完成ADC的采样和转换,同时追求极高的能效。本文以TI SAR ADC为主要研究方向,系统研究TISARADC的关键技术,提出并验证新的实现方案完成相关设计和验证工作。对SAR ADC的关键技术进行了重点研究。简要概述SAR的基本原理。研究了对SAR性能影响至关重要的采样保持电路,全面分析了各类非理想因素及相应提高采样精度和线性度的技术方法。对比较器进行研究,以Strong Arm锁存器为例详细阐述了全动态锁存比较器工作过程、分析其失调及噪声的影响及改进方法。研究了 SARADC电容阵列及开关时序。重点从能量效率和线性度两个主要指标去研究DAC阵列及相应的开关切换时序,其中,采用理论推导的方式得到DNL和INL的统计参数表达式,通过Matlab得到DNL和INL相应曲线。此外,介绍了分段电容阵列,并重点介绍非二进制搜索算法,其冗余带来的消除误差机制、对电容失配的补偿以及转换速度的提升。对TI ADC的关键技术进行了重点研究。首先,概述介绍了失配失调、增益失调和时间失配这三种主要失配机制,然后推导出失配杂散的频域表达式,进而通过定理折算出不同失配对ADC动态性能的影响情况。从不同方面分类研究分析了一些校正方法及技术手段,包括静态误差校正(失调失配、增益失配),动态误差校正(时间失配),按照校正方式又分前台/后台校正,数字/模拟/模数混合校正,研究分析了各自的特征和优势。研究了 TIADC的两种基本采样架构(直接采样和主从采样),分析了采样保持带宽、失配对系统的限制要求,以及不同带宽、精度下,开关电阻和通道数目的函数关系等。基于SMIC 130nm CMOS工艺,设计并实现了一款10位800MS/s 8通道TI-SAR ADC。整体架构采用8路时间交织的直接式采样,输入信号到ADC只经一级T&H可最大化保证带宽,同时节约了耗能的输入缓冲器的使用。采用的fast tracking自举开关进一步提高输入带宽同时维持很好的线性度。子ADC采用半同步的时序,将SAR logic延迟从时间开支中移除,同时通过强制决策机制解决后面比较周期比较器面临的亚稳态(Metasability)问题。Triple tail比较器的使用在比较器速度、噪声和功耗之间找到平衡的折中。全并行时钟分频多相位时钟产生方案代替传统移位寄存器方案,有效避免时钟抖动累加,降低时钟偏差。前台线下失调、增益失配校正配合模数混合时间偏差校正最大化节省了芯片硬件及功耗开销。整体方案具有很强的鲁棒性和工艺可移植性,在130nm工艺中完成版图和流片测试。测试结果显示:ADC在800MS/s采样率,奈奎斯特输入频率下达到 51.5dB SNDR 以及 61.5dB SFDR,等效 FoM 为 67.7fJ/setp。基于TSMC 28nm CMOS工艺,设计并验证了一款10位6.4GS/s 16通道TI-SARADC,可应用于直接采样接收机及各类通信系统中。2×8两级主从层级式采样网络能有效容忍通道间的时钟失配效应,同时兼顾带宽和功耗的折中。在采样网络中插入线性度和能效提高的输入缓冲器以保证整体采样带宽。子通道ADC采用提出的非二进制冗余算法解决由于异步时序比特周期DAC建立时间被压缩导致的不完全建立,提高SAR的转换速度。Split capacitor的电容阵列设计相比于传统DAC降低了其37%的能耗,避免动态失调同时进一步提高ADC转换率。提出了一种改进的双尾doubletail动态比较器,双尾的设计实现了锁存时间和失调的无冲突优化,同时低晶体管堆叠层数适应低电压应用,kickback noise中和技术的使用消除了速度提升时带来的回踢噪声弊端。采用包络检测的自触发SAR logic不需要等待比较器输出数据建立完全便可准确传递控制信息至DAC开关,节省了逻辑延迟的时间。整体ADC在1.0V电源电压、室温下仿真结果显示:6.4GS/s采样频率下,低频输入时SNDR为56.7dB,SFDR为72.7dB;奈奎斯特输入时SNDR为54.6dB,SFDR为58.1dB。总体功耗127mW,FoMw为45fJ/conv.step。