静电放电是一种普通的自然现象,却是半导体行业中集成电路失效的主要诱因之一,使IC的可靠性面临着重大挑战。随着半导体工艺日新月异的发展,特征尺寸的降低致使IC面临的ESD问题越来越严峻,ESD防护设计也已成为集成电路设计中必不可少的一项内容。本文的研究内容是为一款FPGA芯片设计可靠的全芯片ESD防护电路,该款芯片是基于0.25μm CMOS工艺,I/O接口具有多电源混合电压的特点。文章首先立足于ESD防护理论,介绍了ESD的一些基本概念,并由此提出了一些ESD防护设计中的基本原则。同时,全面地介绍了全芯片ESD防护设计中存在的难点和一些经验,据此引出了全芯片的ESD防护电路的基本架构。在Power Clamp的设计中,分析了GGNMOS的各结构尺寸对ESD性能的影响,并介绍了所采用的ESD-Implant工艺和Silicide Blocking工艺。在随后的内容中,基于对FPGA芯片各类I/O接口的仔细分析,根据各类I/O的不同结构特点,设计了有效的I/O接口ESD防护电路。为多电源之间设计了由二极管串构成的ESD泄流通道,介绍了抑制二极管串的达林顿放大效应的方法,并最终完善了全芯片ESD防护构架。文章的最后,介绍了ESD版图设计中应该注意的地方,指出一些需要进行优化的细节问题。基于以上所做的ESD防护工作,在芯片的任意引脚之间形成了有效的ESD电流泄放路径,虽然芯片目前还没有完成流片,但可以大胆推测其HBM测试结果可以达到2000V的水准。本文的工作虽然克服了该FPGA芯片在进行ESD防护设计时遇到的诸多难点,并成功设计了具有高ESD防护能力的结构,但在器件和电路的仿真分析以及测试方面尚有不足,今后将进一步加大这方面的研究,不断改善ESD防护结构。