准循环LDPC码不仅性能优越而且方便硬件实现,因此越来越多的研究者关注其在NAND闪存方面的应用。虽然Latin矩阵能够构造长码长、高码率的LDPC码,但是这种算法构造的LDPC码子矩阵太大,从而导致其在NAND闪存的硬件架构中的桶型移位器太大,并带来布局布线拥挤的问题。一方面,对Latin矩阵进行扩展操作能够构造子矩阵更小的LDPC码;另一方面,本工作提出这种矩阵扩展操作更适用于基于array矩阵的LDPC码。Array LDPC码是一种结构非常优美的码型,它不仅拥有准循环LDPC码的性能,它的结构还使其硬件架构节约了桶型移位器。本工作提出了一种对array矩阵进行扩展的方法,应用这种方法构造出来的码型不仅继承了 array矩阵的性质,还继承了扩展时所获得的方便混合存储架构的阶梯性质。为了具体到闪存应用领域,本工作构造了一种(18300,16470)的基于array矩阵的LDPC码。同时,作为对比的是(18900,17010)的基于Latin矩阵的LDPC码。我们仿真时对信道信息分别采取了硬判决以及软判决。由于CUDA平台的便捷性,本工作首先在CUDA平台上对上述两种码型进行软件仿真,确认初步结果后再对它们在FPGA平台上进行硬件仿真。数据结果显示基于array矩阵的LDPC码的比特误码率的误码平底低于10-11,其性能优于基于Latin矩阵的LDPC码。鉴于基于array矩阵的LDPC码的长码长、高码率的性质,我们采取了按列分组的最小和译码算法。本工作最终在TSMC的90nm工艺库下综合了其布局布线资源,并且得出结论:本译码架构在目前存在的译码架构中取得了很高的吞吐率与资源之比。