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随着信息科技的高速发展,存储技术扮演着越来越重要的角色。Flash应用非易失存储技术,使存储更可靠,并且其具有低能耗、抗震动、高性能、低成本等优点,因此被广泛应用于数码产品中。然而,随着工艺的升级,单层单元存储(Single Level Cell,SLC)技术已逐渐发展到存储密度更大的多层单元存储(Multi Level Cell,MLC)技术和三层单元存储(Trinary Level Cell,TLC)技术。Nand Flash的存储密度逐渐增大,存储过程中数据的出错概率变大,因此Nand Flash对差错控制(Error Checking and Correcting,ECC)技术提出了更高的要求。传统的ECC方案通常应用BCH码,低密度奇偶校验(Low Density Parity Check,LDPC)码或两者的组合作为纠错码,然而这些纠错码要么纠错能力受限,要么具有长译码延迟,使得其无法满足Nand Flash的差错控制需求。因此寻找新的差错控制技术成为Nand Flash的重中之重。极化码是编码理论上的重大突破,可以实现任意二进制输入离散无记忆信道的信道容量,且具有编码速率灵活和编译码复杂度低等优势,它可以应用于未来的Nand Flash差错控制领域。极化码的标准码长决定其不能直接适用于任意页容量的Flash,为了使极化码适用于任意页容量的Flash,需要设计一种长度兼容的极化码编译码方案。本文重点研究长度兼容的缩短极化码编译码方案,并提出优化缩短极化码的构造方案,继而采用删减图样构造出一系列适用MLC Nand Flash纠错的高码率缩短极化码码字。其中,优化缩短码方案首先通过比特翻转重排序的方式得到基本删减图样,进而选择具有更低信道容量的冻结比特组成优化删减图样,使得到的删减比特全为冻结比特,可以显著提高码字的纠错性能。接着本文研究减少极化码译码时延的方法。提出的时延减少方案采用递归信道合并的方法,来构造多位比特同时译码的并行译码信道,从而有效的减少了极化码译码时延。且极化码时延减少算法能更好的应用于MLC Nand Flash差错控制中,提高MLC Nand Flash系统的传输速率。然后根据MLC单元错误的不对称性,本文研究一种针对MLC Nand Flash的不等错误保护(Unequal Error Protection,UEP)方案。最后,通过系统仿真与分析充分验证所构造缩短极化码码字及所提出编码、译码算法应用于MLC Nand Flash纠错领域的可行性和优越性。