频率源是跳频通信系统的关键组成部分之一,其性能直接影响到通信质量的好坏。本论文结合跳频通信系统指标要求,研究低相噪高捷变宽频带频率合成器设计的相关技术和实现问题。锁相环(PLL)频率合成技术是比较成熟的频率合成技术,它有输出频率高、杂散抑制性能好的优点,其缺点是频率转换速度慢,频率分辨率不够高。而直接数字频率合成(DDS)技术以其频率切换速度快、频率分辨率高和输出相位噪声低等优点,得到了广泛的关注,但是由于其全数字的结构,存在输出带宽窄和杂散抑制差的缺点。本文结合DDS和PLL的优点,利用PLL与DDS环外混频方案设计了跳频频率合成器。PLL工作在固定的频点上,输出高频率信号,具有良好的相位噪声;而DDS采用FPGA进行并行配置,具有很快的频率转换速度和频率分辨率。通过与PLL混频之后,其频率转换时间完全与DDS决定,能够产生快速跳变的频率输出,而且快速频率跳变能够提高跳频系统的安全性、抗干扰、抗截获能力。由于PLL输出频率较高,则混频后能够得到很高的频率输出。本文对所设计的频率合成器中的关键参数:相位噪声、杂散抑制、频率分辨率、频率转换时间进行了分析和仿真;重点对锁相环的相位噪声来源进行了分析,设计合理的滤波器对相位噪声进行优化;频率合成器的杂散抑制指标也是决定其性能的一个重要方面,主要是对杂散抑制滤波器设计的要求,文章中使用实际元件的S参数模型来设计LC滤波器,达到了满意的设计效果。本文对所设计的关键器件进行了功能描述和电路原理设计,并给出了系统总体的配置流程步骤;同时对各跳频序列的性能进行比较,重点对基于m序列和基于RS序列原理进行分析,并采用它们进行跳频图案的设计与仿真;最后通过总系统的论证和仿真,本文所设计的系统方案能够满足系统的各项指标要求。