在深亚微米工艺中总线功耗成为集成电路功耗的最主要的组成部分。DSP技术已成为数字化最重要的基本技术之一。DSP是一种数字信号处理运算的微处理器，它具有特殊的总线结构——哈佛结构。这种结构的DSP芯片具有独立的地址总线和数据总线，地址总线一般走线也比较长，这无疑都将增大地址总线的负载电容。地址总线上消耗的功耗比较大。因此本文提出了一个地址总线编码方法来降低总线的翻转次数，从而降低地址总线的动态功耗。 本文以TI的TMS320C24X系列的地址总线为分析对象，对在深亚微米工艺下的导线参数和导线模型进行了详细的分析与计算，提出了适合本课题进行低功耗研究分析的导线集总的RC模型，以及该导线模型的功耗与延时的计算公式。并对深亚微米工艺下导线产生的串扰和延时问题进行了分析，得出导线必须为驱动线的结论。同时得出了应将地址编码以降低地址总线的翻转率来降低功耗和去除“有害”于延时的翻转的结论。 比较了降低总线功耗的各种总线编码方法，在传统的格雷编码的基础上，提出了一个分段的格雷编码方案，不仅解决了存储地址分段的问题，而且通过判别电路将在传统的格雷编码方案中无效翻动的总线线段保持静止，从而大大的降低总线的功耗。 对提出的分段的格雷编码方案下的判别电路、编码和解码电路的功耗和延时特性进行了详细的分析和计算。同时分析在该编码方案下的总线在各种情况下的功耗，并与传统的格雷编码方案下的总线功耗在同等情况下进行比较。证明分段的格雷编码方案是正确有效的。 简单介绍了软件环境ModleSim，从项目文件夹的建立到波形分析的方法，对分段的格雷编码方案中关键的判别电路使用ModleSim进行了验证与仿真。 论文在最后对全文进行了总结，提出需要完善的地方并对今后进一步的研究工作进行了展望。