本文以降低时钟偏斜,减小时钟分布网络功耗为出发点,深入研究了时钟分布网络的时钟偏斜调整技术和功耗优化技术,针对传统时钟系统存在的高复杂性、高功耗的问题,提出了基于相位对准的多层次多模式时钟分布策略,并在此基础上对实现该时钟分布策略的关键电路进行了深入研究。该策略在避免传统的基于延时平横的时钟分布网络功耗高,占用面积大的问题的同时,可以有效的实现对PVT等环境因素引起的动态时钟偏斜快速有效的调整。该策略在时钟分布网络的叶节点使用了类自定时电路,从根本上消除了时钟偏斜带来的不良影响,并且有效的降低了时钟网络的功耗。本文的主要工作和创新包括以下几个方面:1.本文深入研究了时钟分布网络对同步电路的本质作用,针对传统延迟平衡时钟分布网络存在的复杂度高、功耗大的问题,提出了一种多层次多模式策略设计时钟分布网络,该策略可以有效提高时钟分布网络设计的灵活性,避免传统设计方法全局时钟延时平衡带来的一系列问题,降低时钟分布网络的复杂度及功耗;实验模拟结果表明:与传统的平衡式时钟通路延时策略相比,本文提出的多层次多模式策略具有以下优点:对于高频大规模数字IC芯片来说,无论是从时钟网络设计时间、硬件实现难易度,还是从芯片功耗、芯片面积的角度来比,本文提出的策略均优于传统的延时平衡时钟分布策略,它使得时钟网络的设计用时大大缩短,同时极大的减少了时钟缓冲的插入量,从而有效的减小时钟网络的面积开销并显著降低高频VLSI系统的时钟功耗。2.基于提出的多层次多模式策略时钟分布网络,提出了支持该策略的分布式时钟相位检测、集中式快速时钟偏斜调整的调节模式,并设计实现了新型高精度低功耗时钟偏斜补偿电路Direct SMD-DLL。传统的时钟偏斜补偿电路主要分为基于SMD和基于DLL的两大类。DLL虽然调整精度高,但锁定周期较长、功耗较大;SMD则具有锁定周期短、功耗小的优点但其精度较差,且不能自适应的调整由于PVT等环境因素造成的动态时钟偏斜,不能用于高性能微处理器为代表的高性能VLSI中。针对传统时钟偏斜调整电路的问题,本文提出了一种以Direct SMD实现粗调、DLL实现细调的新型时钟偏斜补偿电路,并对它们进行了电路设计和版图实现。后仿真结果表明:与最近提出的一些时钟补偿电路相比,该新型补偿电路无论在锁定时间,还是在芯片面积和功耗等方面都明显优于对照电路;能很好地满足快速大范围和高精度静态时钟偏斜调整的要求。3.提出并设计实现了一种的新型低静态误差零死区的鉴相器,有效的满足了高精度全局时钟偏斜电路的需要,鉴相器是全局时钟偏斜调整电路中的关键部件,其精度和灵敏度高低决定了整个动态时钟偏斜调整电路的补偿精度。针对传统鉴相器存在精度、灵敏度与避免死区不能兼顾的问题,本文结合二进制和线性鉴相器的优点,提出并设计实现了一种新型混合型零死区鉴相器。实验结果表明:其他常用鉴相器相比,本文提出的新型鉴相器既具有理想线性鉴相器鉴相精度高的优点,又具有二进制鉴相器零死区的优点,从而在有效提高鉴相器精度的同时避免了鉴相死区。从而为实现高精度全局时钟偏斜调整提供了有效的电路支持。4.提出了一种适用于区域时钟分布的快速时钟偏斜调整策略并对其电路进行了设计和实现。该电路从区域时钟分布的特点出发,实现了一种在参考时钟作用下,以极低的电路成本实现了对时钟偏斜的自动校正。电路采用参考时钟做基准,利用两级上拉和下拉管分别对超前和滞后的时钟进行相位调整,电路结构简洁,每一级调整电路仅需10个晶体管,通过恰当的设计各级调整晶体管的尺寸可以实现较高精度和极快速度的时钟偏斜调整。电路仿真结果表明:该时钟偏斜调整电路调整相位所用的时间相对原始的相位偏斜,几乎可以忽略不计。通过适当选取各个晶体管的尺寸,该电路可以成功的调整高达时钟周期50%的相位偏斜。而且通过蒙特卡罗分析可以得知,该电路即使在电源电压波动达20%时仍然工作正常。5.基于在本课题提出的多层次多模式时钟分布策略,最后一个层次采用类似自定时电路的结构,较好的避免了时钟偏斜的问题。消除了传统时钟分布网络最后一级时钟分布网络带来的大量功耗。本文提出并实现了一种类自定时时序逻辑,其定时信号由本地生成,避免了高速时钟分布引起的所有问题和开销。由于同步系统中时钟周期的长短取决于流水线序列中最慢的路径,而在自定时系统中每个流水站只要完成计算即可马上向下一站传送结果,因此该类自定时逻辑的等效时钟周期等于各流水站的平均延时。相对于同步时序逻辑,类自定时逻辑可有效的发掘电路的潜力、改善系统性能。该自定时电路在功耗上相对同步电路也有明显的优势,首先自定时电路避免了时钟分布网络、时钟缓冲、时钟驱动带来的大量功耗。其次,由于定时信号只在需要时产生,实际是一种最细粒度的门控时钟,可以取得比同步系统中门控时钟更优越的降耗结果。电路的版图后仿真结果表明:该自定时电路以极小的电路面积,有效的实现了自定时的目的。其建立时间非常短,几乎接近于零,波形的上升沿陡峭,性能十分优良。综上所述,本文深入全面地研究了时钟分布网络的相关优化与偏斜调整技术,实现了全局、局部的高性能时钟偏斜电路,提出并实现了基于类自定时电路的准异步电路,较好的避免了时钟分布末端的时钟偏斜问题,并显著降低了时钟系统带来的功耗。该研究关系到纳米工艺下高性能芯片的性能、可靠性及稳定性提高,对于提高同步数字系统的性能,降低时钟功耗具有一定的理论价值和工程意义。