随着移动互联网的迅速发展,SOC作为便携式智能终端的信息处理能力和待机时间的要求也日趋提高。存储器作为SOC的重要组成,一般而言面积占整个SOC芯片面积的一半以上。尤其在高性能处理器中,SRAM占芯片的面积已经超过80%。存储器的性能对SOC芯片的影响很大。工艺尺寸的不断进步使得工艺制造出现的工艺参数的偏差越来越严重,从而促使SRAM设计更富挑战,主要表现在新的电流源模型的提出以及特征化的仿真要求。如今的SRAM设计中,越来越多的低功耗技术和高速技术被提出,比如DVFS技术、电荷泵技术等。在诸多优化技术带来诸多便利的同时,SRAM的设计周期相应也延长了,尤其在占了SRAM设计周期约三分之一时间的特征化环节中,相比于原本就耗时的SRAM设计仿真周期而言,这些优化技术无疑也增加了特征化周期和设计周期。本文主要内容和研究对象是:第一,介绍SRAM电路结构、编译器的设计流程以及特征化;第二,提出了基于关键电路的分段拓展提取时序的方法,并应用此方法对特征化时序进行提取,并与基于时延搜索的SRAM建立时间快速提取方法进行对比总结;第三,介绍SRAM编译器的特征化的主要内容,主要对表征中的时序和功耗进行分析,并通过时序建模实现时序预测、功耗建模实现功耗预测,分析并总结了本方法在SRAM设计周期中对于设计周期和仿真周期的提升效果;第四,对本文的工作进行了总结,并对未来的工作进行了展望。