伴随着集成电路(Integrated Circuit,简称IC)的飞速发展,大规模电路设计和复用方法的需要使得设计流程迅速转向高层描述,现在大多数设计都在寄存器传输级(Register Transfer Level,简称RTL)进行;同时,人们对电子产品可靠性的需求也与日俱增,为了确保数字系统的正常工作,就必须对集成电路进行充分的测试;另外,超大规模集成电路(Very Large Scale Integration,简称VLSI)的设计越来越离不开CAD工具,设计的需求推动了CAD工具的发展。这些现状都带来了对传统门级测试的挑战,发展高层测试迫在眉睫。其中,电路的测试生成是测试的核心问题之一。本文在综述集成电路测试与设计验证的方法与技术的基础上,针对目前已有的高层电路模型普遍存在不能很好的同时体现描述的可控性、可观性和时序信息的问题,从目前电路设计广泛采用的寄存器传输级的行为描述中,提取了一种新的电路模型-CRG模型,将电路的Verilog HDL描述源文件语句归为条件语句和赋值语句,抽象成条件-结果图模型。该模型能很好的体现电路的控制关系和一定的数据关系,并且直接体现了时序信息。同时,由于该模型是直接处理源设计文件而来,因此我们在不了解电路具体的实现功能的情况下也能进行模型提取。然后在此模型基础上进行测试生成,这是一种基于模拟的、以被测模块的可控性和可观性信息为目标的测试生成算法。在模拟的开始阶段,不指定任何初始激励的值,随着时间帧的推进,进行一系列的模拟之后,将会得到含有若干X值的测试序列,采用一定的方法填充后得到最后所需的完整的测试序列。其生成的测试序列不仅可以用于电路的设计验证,而且可以供芯片的功能测试之用。对部分ITC99的Benchmarks电路进行试验:首先由本文提出的测试生成算法生成所选基准电路的测试序列,然后利用Mentor Graphics公司的Modelsim6.0软件将生成的测试序列加载到Verilog HDL描述的基准电路上获得各种覆盖率数据。试验数据显示,该模型和测试生成算法不仅对生成测试序列是有效的,而且对于电路描述的可测性分析也有一定的帮助。