本文的主要内容是对NMOS晶体管作为静电放电(ESD)防护器件时的电路级仿真及模型建立。随着工艺特征尺寸的进一步减小,ESD问题已经越来越成为芯片应用中的一个很大的破坏因素,从而也越来越成为芯片设计过程中必须考虑的一部分,而对于现今仿真工具中所能应用的作为ESD防护的器件的模型,却仍然没有得到很广泛的研究和实现。本文正是在基于这样的背景下进行了关于ESD防护器件的建模工作。在深入学习了NMOS晶体管作为ESD防护器件的物理机制的基础上,我们首先使用Hspice工具对现有的模型进行了大电流注入时的仿真与分析,然后实现了一种完全使用Verilog-A行为级描述语言在Cadence Spectre环境中进行定义和描述的针对NMOS晶体管作为ESD防护器件时的电路级简洁模型。该模型由七个模块组成,各模型独立编写,分别代表了NMOS在大电流注入时的各个主要物理组成部分。本文还对其中的栅引入漏端电流Igidl开展了一定的深入研究,进行了参数提取。最终,使用该模型,可以得到NMOS晶体管作为ESD防护器件时的特性曲线。这对于ESD器件建模并最终应用于科研和商业软件运作具有积极的实践意义。