当今,系统芯片(System on Chip,SoC)已成为集成电路设计的一大主流,基于 IP核复用的 SoC设计方法可以加快产品上市时间。但是由 IP核集成的系统芯片 SoC的测试也成为了芯片制造过程中的一大挑战。　　本文针对 SoC测试结构多目标联合优化问题开展研究。在研究了 IEEE1500标准的基础上,重点对 IP(Intellectual Property)核的测试壳Wrapper结构及芯片级的测试控制器进行了研究。在此基础上,研究配置有测试壳 Wrapper结构的 IP核的测试时间和测试功耗,包括以减少 IP核测试时间为目的的 IP核内部扫描链的平衡化和测试壳Wrapper输入输出单元的平衡分配,以及建立IP核的测试功耗研究模型。针对SoC的测试时间与测试功耗相互制约的关系,建立了一个新颖的基于TAM(Test Access Mechanism)分组策略的测试时间与测试功耗多目标优化模型,在深入研究多目标遗传算法的基础上,将其应用于优化模型的求解。并将模型的优化结果创新性地应用于SoC测试结构的研究,并进行了基于TAM分组优化的SoC测试结构设计。　　最后采用 ITC’02标准电路中的 h953、d695和 p93791进行多目标遗传算法和联合优化模型的验证,另外设计了一个被测电路对所设计的基于TAM分组策略的SoC测试结构进行了验证。结果表明,算法能够获得模型的较好解,设计的测试结构能够实现算法的优化结果,体现了模型及测试结构的有效性和实用性。