随着半导体工艺的不断进步,工艺参数偏差对静态随机存储器（Static Random Access Memory,SRAM）性能、功耗的影响越来越显著。SRAM电压低至近阈值区可以获得最优的能效,但是会导致严重的读、写失效问题。卷积神经网络固有的容错特性可以允许SRAM存在一定错误,从而进一步提高能效,因而快速有效的SRAM失效评估方法和容错设计技术十分关键。针对SRAM阵列级失效评估缺少有效相关性分析模型的缺点,本文提出了一种SRAM近似相关性失效评估方法,包含子集分析模型和双渐近概率近似。该方法首先将SRAM相关性失效率通过双渐近概率近似拆解为行、列失效率,然后通过子集分析模型将行、列失效率解耦为单元失效条件概率。所提出方法在TSMC 28 nm工艺（500 mV电压）下,评估8×8 SRAM失效率,相比Monte Carlo仿真误差小于5%。建模时间3小时,整个计算过程小于7秒。相比Monte Carlo仿真时间258小时（10⁵次）,大幅缩减了SRAM失效评估时间。针对近阈值SRAM容错技术开销大的问题,本文基于SRAM失效评估和卷积神经网络容错分析,提出了一种混合容错电路,包含混合6T-8T SRAM结构、数据位置换电路和片段列冗余电路。所提出电路在TSMC 28 nm工艺下,256×512 SRAM电压降低至500 mV,阵列读“0”失效率为0.1763(单元失效率为5.77×10^-5),阵列读“1”失效率为0.432(单元失效率为6.47×10^-4),以3.08%功耗开销和8.49%的面积开销,可以有效保证ResNet-18推理精度(L<0.1%,R<3×10^-3)。相比单纠错码技术和冗余技术,功耗开销至少减小为1/5,面积开销至少减小为1/2,并且提高3倍容错能力。因此,通过本文所提出的失效评估方法和容错设计技术,可以使得SRAM工作在近阈值电压下（500mV）。