随着集成电路的特征尺寸进入纳米量级,持续降低的工作电压、急剧升高的工作频率以及明显提高的集成密度等原因,导致软错误率快速攀升。作为集成电路关键的应用领域之一,也是微处理器的核心部分,控制器对于软错误的容忍能力直接决定了微处理器芯片乃至整个系统的健壮性。另外,集成电路设计规模和设计复杂度的不断上升,使得传统的自动测试设备成本持续增加,对控制器的测试尤为困难。因此,具有自恢复、内建自测试等容错性能的控制器设计研究越来越受到人们的关注。软错误主要分为单事件翻转(SEU)和单事件瞬态(SET)两类。本文对容SEU控制器的设计展开了研究,主要工作如下:首先,对Chaitin’s染色算法加以改进之后编程实现,用于有限状态机的拆分,程序可自动生成供综合、仿真之用的各种自恢复结构的Verilog及其他文件。其次,将三模冗余(TMR)和双模冗余(DMR)两种容错结构分别与令牌控制逻辑相结合,提出两种令牌加固(Hardening Token)容错结构,即三模冗余令牌结构(TMR-Token)和双模冗余令牌结构(DMR-Token)。它们对发生在状态寄存器的SEU可以通过自恢复机制实现容错;当令牌寄存器发生SEU时,TMR-Token结构由于将令牌寄存器复制了三份,通过voter单元可以过滤掉其中一个备份的SEU从而保证令牌输出正确,而DMR-Token结构的C-element单元则利用两个备份寄存器内容的不一致性阻塞SEU对令牌输出的影响。最后,对Bypass Pipeline(BP)、TMR-Token和DMR-Token三种自恢复结构在容错性能、面积开销两方面进行了实验对比。结果表明TMR-Token和DMR-Token有效解决了BP结构无法容忍令牌寄存器发生SEU的问题。与BP相比,TMR-Token和DMR-Token的时延几乎没有增加,而增加的面积也分别在5%和3%以下。