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半导体存储器是众多芯片家族之中的重要一支。现在数字设计的硅片中,近80%面积用于存储芯片。在今天高性能微处理器中一半以上的晶体管用于高速缓存(cache),并且预期这一比例还会进一步提高。近年来,静态随机存取存储器(SRAM)的低功耗和快速的数据存取的特点使其发展势头强劲,现已广泛用于多媒体技术、视频信号压缩/解压、电视传输、数字卫星系统等高新技术方面。目前,高速低功耗SRAM的研究成为数字集成电路领域中的研究热点之一。本文主要对SRAM的设计技术进行研究,并设计出一款4M位高速低功耗异步时序SRAM芯片。本文首先分析了SRAM的基本结构,并在比较了一系列SRAM结构设计技术的基础上设计出了4M位SRAM的基本体系结构。本文着重讨论了SRAM的译码电路结构及设计方法。其次,本文详细分析了SRAM6-T单元的组成结构,工作原理,以保证工作的稳定性为前提,对单元进行了大量的仿真,使用SMIC 0.25μm工艺优化设计出可以可靠工作的SRAM单元。再次,本文对比分析了几种不同的灵敏放大结构,总结了它们之间的优缺点之后,设计出高速低功耗的SRAM灵敏放大器,在输入差分信号建立之后,读出放大时间在最坏情况下需0.5ns。最后,通过整体仿真分析,本文所设计的SRAM在最坏情况下的工作周期仅需12ns,达到了20ns的设计目标。在功耗方面,正常工作条件之下,工作功耗为125mW,静态维持功耗约为0.1mW。同时,在分析设计4M位SRAM的基础上,本文还提出了一种针对于深亚微米条件下驱动固定长度互连导线的经验设计方法。仿真结果表明使用此设计方法,在保证了译码电路设计速度的前提条件下,译码电路功耗缩小30 %以上,版图面积也大大的缩小。与国外使用先进工艺制造的同类产品相比,本文设计的SRAM在访问速度与功耗已优于其访问速度,仅在产品面积上有所增加。从而证明本文所研究的设计方法是正确的。对今后的静态存储器研究开发具有一定的借鉴作用。