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随着半导体制造工艺的不断进步,集成电路在不断提升性能和降低功耗的同时,其可靠性也面临了严重威胁。工艺节点的持续下降,使集成电路对环境愈发敏感,由高能粒子引起的软错误不断增加。软错误严重威胁了电路的正常工作,降低了系统的可靠性。本论文以提高集成电路可靠性为出发点,针对集成电路中出现的软错误,对电路级容错技术进行了深入研究,主要工作如下：首先,介绍了影响集成电路可靠性的相关因素,指出以单粒子翻转和单粒子瞬态为代表的单粒子事件是导致集成电路出现软错误的主要原因。阐述了集成电路软错误的相关概念并研究软错误的产生机理,在此基础上对软错误的产生机理、传播特性和防护方法进行了详细分析。其次,在了解常用的容错技术之后,针对现有的多种经典容错技术手段进行了深入的研究,重点阐述了组合逻辑单元和时序逻辑单元常用的容忍软错误加固技术,并分析了各种方法的优缺点。通过对比每种策略的优点与不足,本文提出CFL-SET和SINV两种对单粒子翻转免疫的低开销加固锁存器。两种锁存器利用具有过滤功能的C单元来屏蔽出现在锁存器内部节点的软错误。CFL-SET锁存器利用具有过滤功能的C单元构建反馈回路,并在锁存器末端使用钟控C单元来阻塞传播至输出端的软错误。HSPICE仿真结果显示,在与TMR锁存器同等可靠性的情况下,CFL-SET锁存器面积下降50%,延迟下降92%,功耗下降67%,功耗延迟积下降97%。SINV锁存器采用4个输入分离的反相器构成一个双模互锁结构,并在输出端增加钟控C单元以屏蔽输出端的瞬态故障。HSPICE仿真结果显示,SINV锁存器和参与对比的现有主流加固结构相比,延迟平均下降61%,功耗平均下降11%,功耗延迟积(PDP)平均下降59%,面积开销平均增加40%。最后,针对本文提出的两种加固锁存器结构,使用HSPICE进行了详尽的故障注入实验验证了其可靠性,并使用PDP指标对本文提出的两种加固结构以及现有加固结构的容错能力和性能进行了评估和比较。实验证明,本文提出的两种加固锁存器不仅能有效提高电路的可靠性并且具有较小的功耗、面积开销,具有高度可靠性。本课题提出的两种高可靠加固锁存器,丰富了集成电路的容错技术,为集成电路的容软错误提供了实际方案,具有重要意义。