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本文通过IP核复用技术和外围电路的VHDL设计，采用高层综合的方法设计出与MCS-8051系列微处理器指令集完全兼容的8位嵌入式微处理器软核，并经过FPGA硬件实验验证获得了满意的效果。为了保证IP软核可靠地应用于8位单片机嵌入式系统，需要对软核本身作全面的功能验证和时序验证，本文在对Intel MCS-8051 MCU系统功能特点和技术参数进行深入分析的基础上，采用自顶向下层次化的分析方法，在QuartusII5.0平台上对IP软核每个功能模块进行了功能验证，对所有的111条指令进行了仿真分析。通过对软核综合结果和时序仿真结果的分析提出了软核的优化设计方案。软核优化的目标是使芯片的面积最小、运算速度最快。为使综合的芯片面积最小，本设计中采用条件编译的方式未综合8位硬件乘法、除法、DA类指令。片上存储器根据目标FPGA芯片上存储资源的规模作了例化，修改了相应的存储器地址总线宽度和存储器模块的接口。在速度上借用流水线的概念优化了软核算术逻辑类、数据传送类，位操作类指令的时序，缩短了指令的执行周期。通过在仿真分析软件ModelsimSE6.0上的功能和时序验证，证明了优化方案的正确性和可行性。最后，把优化后的IP核下载到目标FPGA(CycloneII EP2C8Q208C8)实验板中进行物理验证。通过一个LED灯闪烁实验和一个步进电机驱动实验，对比优化前后IP核的程序执行效率和示波器上的测试波形，证明软核达到了预期的优化效果。仿真研究和硬件实验表明，本论文优化设计的8051IP软核作为可移植的参数化的内核能够兼容传统的8051单片机，并应用到相关嵌入式系统中，该软核的设计对于基于8位机的嵌入式系统(ES)和片上系统(SOC)应用具有重要参考价值。