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本文开展了24位Sigma-delta ADC中降采样数字滤波器的研究与设计,研究工作从Sigma-delta调制器结构入手,通过ASIC数字电路设计流程完成一款输入信号256MHz输出1MHz位宽24的降采样数字滤波器,本文的主要工作内容有:1.Sigma-Delta ADC的基本原理和结构的研究。简单讨论了ADC的原理和结构,然后重点阐述Sigma-Delta ADC的工作原理、实现结构、关键技术以及性能指标。2.Sigma-delta ADC的基本原理结构和性能仿真分析。使用Matlab搭建四级单环1位CIFB(Cascade-of-Integrator-Feed-Back)结构的Sigma-delta调制器,根据ADC系统设计要求确定结构参数后,进行了系统仿真,调制器的输入频率为256MHz,过采样率为256,信噪比为123.5dB,精度达到了20.22bits。3.降采样数字滤波器基本原理与结构的设计研究。首先讨论了降采样数字滤波器的原理结构,然后根据原理分析设计一款24bit的降采样数字滤波器,采用三级级联结构,第一级为CIC抽取滤波器,用来实现主要信号抽取功能;第二级为CIC补偿滤波器,用来补偿CIC抽取滤波器的通带衰减,同时对信号实现2倍抽取;第三级为两个半带滤波器级联,用来调整滤波器的阻带衰减和过渡带带宽,同时也对信号实现4倍抽取。4.降采样数字滤波器的系统设计和仿真。输入信号频率256MHz,输出频率为1MHz,抽取倍数为256,采用Matlab中的Simulink工具建立降采样滤波器各级子模块并封装,对各级和系统分别进行仿真。5.降采样数字滤波器的ASIC实现。编写降采样数字滤波器的RTL代码和测试平台代码,在Modelsim中进行功能仿真,验证功能正确后,通过DC对代码进行逻辑综合得到门级网表,查看时序报告建立时间满足后将网表导入ICC中进行物理实现,实现过程包括Floorplan(布图规划)、Placement(标准单元摆放)、CTS(时钟树综合)、Route(绕线),绕线完毕之后通过Starrcc抽取寄生参数在PT中进行静态时序分析,保持时间都满足之后添加DFM的相关设置,保存得到降采样数字滤波器的GDS格式版图,在Carlibre中通过了DRC和LVS检查。本文的工作对高精度Sigma-delta ADC中的降采样数字滤波器的设计具有一定的借鉴意义。