互联网的飞速发展对其承载能力和吞吐量提出了越来越高的要求,路由器作为互联网中负责转发数据的关键节点设备,其能效和性能也受到了越来越多的关注。路由器中存储路由表项的媒介一般由静态随机存储器(Static Random Access Memory,SRAM)承担,随着路由表项的增长,SRAM的访问功耗在路由器整体功耗中所占的比例越来越大,同时SRAM的延时也限制了路由器整体性能的提升。本文面向路由匹配应用,以提高路由匹配的能效和性能为目标,以存内处理(Processing in Memory,PIM)技术作为手段,在TSMC 28nm CMOS工艺下,以全定制的设计方法,完成了一款面向哈希路由匹配的存内处理SRAM的设计。其容量为512×64,在保留常规SRAM读写功能的同时,支持在存储器内部的并行匹配操作。本文的主要工作如下:(1)文献调研。对三种典型的路由匹配算法进行了综述,并对其存内处理可能性进行了分析与讨论;对现有的存内处理技术进行了综述,分析了当前存内处理技术的优缺点。(2)原理及电路设计。针对哈希路由匹配命中率高的特点,提出了存内并行匹配的方案,将匹配操作嵌入到SRAM内部并行执行,并采用灵敏放大器双次检测方案对结果进行检测,降低了路由匹配的功耗和延时。(3)版图实现与仿真。以全定制的方式实现了存内处理SRAM的版图设计,并提取版图中的寄生参数完成了功耗和延时的后仿真验证与分析比较。版图后的仿真结果表明:在0.9V的常规工作电压下,本文设计的面向路由匹配的存内处理SRAM,相比于传统商用编译器生成的相同容量的存储器,在用于路由匹配时,功耗降低了34.3%-50.9%,延时降低了34.1%-70.1%。但是,由于引入了一些额外的电路,使得面积开销增大了10%。