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随着存储单元敏感节点临界电荷量的减少,一次粒子辐射事件可以影响更多存储单元,产生多位翻转。为了保障存储器内存储信息的安全,纠错码(Error Correction Codes,ECC)加固技术得到广泛应用。然而,随着系统集成度和多位翻转形式复杂度的不断提升,传统ECC加固方案已经不能满足当前存储器加固设计对可靠性与快速读写的性能要求。因此,有必要对存储器ECC加固设计技术展开深入的研究,解决其在冗余度、译码复杂度和修正能力方面的诸多不足。本文针对静态随机存储器(Static Random Access Memory,SRAM)抗多位翻转ECC加固设计技术中几个关键问题展开研究,主要工作包括以下几方面:(1)通用ECC奇偶校验矩阵搜索算法研究。由于矩阵搜索在特定时间内获得最优解的优化程度有限且现有矩阵搜索算法均是针对特定问题并不具备通用性,本文分别从搜索算法的搜索性能与通用性方面进行提升。首先,通过对目标矩阵进行更准确的描述与更有效的约束,规避不必要的搜索路径,加快算法对优质解的搜索。然后,通过对搜索算法中相关参数和核心环节进行通用化描述,提出一种通用ECC搜索算法。利用该算法ECC设计者仅需提供必要的设计参数便可实现ECC构造规则与目标编码矩阵的转化。基于该算法,本文实现一款自动化ECC设计工具,具有ECC矩阵搜索、修正与检测能力验证和故障注入等功能。在完成ECC构造规则制定的情况下,该工具可执行满足相应设计规则的目标矩阵搜索过程。(2)低冗余突发错误修正码加固方法研究。本文分析了ECC加固技术面积开销中冗余开销的影响,认为常用规模存储器中低冗余特性是ECC加固技术考虑的重要因素。针对更加复杂的多位翻转错误模式,单位错误修正与两位相邻错误修正(Single Error Correction and Double Adjacent Error Correction,SEC-DAEC)码和三位突发错误修正(Triple Burst Error Correction,TBEC)码已不能满足系统设计者对可靠性的要求。本文对低冗余TBEC码进行优化,在冗余度不变的情况下,实现相邻四位错误修正(Quadruple Adjacent Error Correction,QAEC)能力的扩展。同时,针对四位突发错误,给出低冗余四位突发错误修正(Quadruple Burst Error Correction,QBEC)码的构造规则,实现低冗余QBEC码的构造,其冗余位数量近似或等于最小理论值。(3)低延迟SEC-DAEC码和TBEC码加固方法研究。本文对ECC译码器各功能模块的译码过程进行了探讨,分析了各功能模块译码延迟的影响因素,总结出降低ECC译码延迟的有效途径。利用冗余位与数据位位交织结构以释放由单位阵占用的轻重量列向量,降低奇偶校验矩阵最重行1的数量;提出校正子向量共享优化技术以缩短校正子向量的匹配长度。利用这些技术构造具有低译码延迟的SEC-DAEC码和TBEC码,译码延迟开销低于或近似于单位错误修正和两位错误检测(Double Error Detecting,DED)的SEC-DED码。(4)分块逻辑位交错ECC加固方法研究。晶体管特征尺寸的缩小使得存储器多位翻转错误模式可以包含5位甚至更多相邻存储位。如何实现高修正能力并可以有效地均衡冗余度与译码复杂度将成为ECC加固技术研究的难点。本文提出基于分块逻辑位交错技术的多位突发错误ECC加固方案。利用分块逻辑位交错技术可以有效地融合矩阵码的低译码延迟特性和低冗余线性分组码的低冗余特性。通过选用一致性编码SEC-DAEC码和TBEC码,可以构造6、8和12位突发错误修正ECC加固方案。通过构造非一致性编码,可以构造5位突发错误修正ECC加固方案。构造的多位突发错误修正ECC加固方案与矩阵码相比具有低冗余优势,译码延迟低于或接近于SEC-DED码。