论文部分内容阅读
第四代移动通信系统(4G)已经普及全球,5G的研发是当下研究热点。在5G通信时代到来之前,基站的设计以及布局需要更新换代。在5G基站中,高速高精度ADC芯片将是不可或缺的一部分。高速ADC的结构主要有快闪型、折叠插值型、流水线型、逐次逼近型等。其中流水线型ADC相较其它结构具有精度、速度、面积以及功耗上的优势。随着工艺的更新换代,在先进的40nm CMOS工艺下,器件的截止频率高达300GHz,但是本征增益和输出电阻方面相当低。在低电源电压(1.2V)下,采用传统的高增益运算放大器来实现高速高精度的ADC无疑是一项十分艰巨的任务。在对传统流水线ADC的工作原理以及误差来源进行详细分析后,本文结合SHA-less、栅压自举、电容缩放、摆幅缩放、下极板采样等技术,主要完成了如下工作:(1)首级采用开关电容比较器结构,以提高无采样保持放大电路中输入到sub-ADC和MDAC采样通路的匹配度;(2)后级sub-ADC中采用对阈值电压的预采样技术,以缓解后级比较器的压力;(3)另外,首级采用3-bit的结构,理想级间增益为2,进一步缓解了首级MDAC对运放线性度,增益的要求;(4)采用高带宽高线性度的运放结构简化了模拟设计以及数字校准的复杂度;(5)可调的偏置电流和可编程的反馈电容增强了ADC设计的鲁棒性;(6)采用自定义的单端输出接口,减少输出PAD的数量,节省了整体芯片的面积。电路原理图仿真验证后,基于40nm CMOS工艺库,对整体版图进行布局布线,并独立完成了模拟后端版图的绘制、后仿以及优化,最终整体芯片面积为3mm?1mm。55摄氏度的tt工艺角下,带瞬态噪声进行后仿,结果表明,1GS/s的采样率,输入信号频率476.5625MHz,差分满摆幅1.2V的情况下,经校准后ADC有效位数达到9.72位,信噪比61.93dB,无杂散动态范围66.64dB,总功耗约185mW,FOM值为0.22pJ/conv。