随着无线通信技术和图像处理技术等领域的发展,对高速、高精度模数转换器(ADC)的需求日益迫切,由于流水线(Pipelined)ADC能够同时达到较高的速度和精度,因而在设计中越来越多地被采用。作为高速高精度Pipelined ADC的重要单元,采样保持(S／H)电路一直是研究者十分关注的内容,其信号的建立精度和建立速度直接影响到整个ADC的分辨率和转换速率。　　 论文设计了一款应用于14bit100MS／s Pipelined ADC的采样保持电路。论文概述了采样保持电路的基本理论,比较了两种常用采样保持电路的优缺点,并对采样保持电路的各种非理想因素进行了详细的理论分析。论文设计了电容翻转式采样保持电路的总体电路以及两相非交叠时钟、BootStrap开关、运算放大器和共模反馈电路等模块电路。在模块电路的设计中,重点设计了运算放大器,根据系统要求建立误差模型估算出运放参数,选择增益提升折叠共源共栅放大器(GBFCA)作为运放的结构,通过对GBFCA进行小信号分析,完成了高增益高带宽运放的设计。通过对采样保持电路进行整体前仿真,验证了电路设计的正确性。　　 论文基于Chartered0.18μm1P6M CMOS混合信号工艺设计了电路的版图,面积为0.75 mm2。后仿真结果表明,在100MHz采样频率下,当输入频率为48.73046875MHz的正弦信号时,得到的SNDR为82.66dB,SFDR为90.48dB,功耗为90mW,结果显示设计的采样保持电路完全满足ADC的系统要求。