为了重现真实的海事全过程,船载航行数据记录仪需要1秒内记录3帧或更多的雷达图像。由于存储介质容量的限制,为了能有效地记录雷达图像数据,必须对雷达图像进行压缩编码。作为最新的静态图像压缩标准,JPEG2000算法有着卓越的图像压缩性能,从而获得了广泛的应用；然而,JPEG2000算法具有较高的复杂性和不完善之处,并不适用于雷达图像。本文针对船载航行数据记录仪所记录的雷达图像的特点,对JPEG2000算法的部分模块进行了改进,并设计了适合于雷达图像编码器的VLSI结构,最终完成了雷达图像记录卡的设计,具体研究内容如下：首先,针对雷达图像的特点,对JPEG2000算法中的直流电平平移模块和量化模块进行了改进。通过分析直流电平平移与无直流电平平移两种方法的优缺点,得出雷达图像不需要进行直流电平平移的结论,减少了编码过程的运算,节省了硬件开销,提高了编码性能。根据人眼的视觉特性,建立了彩色雷达图像码流长度与红、绿、蓝三分量分量量化步长之间的数学模型,得到了最优的三分量量化步长间的比例关系。为了便于硬件实现,采用三分量量化步长间的比例因子为整数的方法,且整数为2的整数次幂。接着,根据现场需要记录的雷达图像帧数,设计了三种二维离散小波变换的VLSI结构,分别为：基于时间差的2D-DWT的VLSI结构,其每个时钟周期的吞吐量为2；基于SISO的2D-DWT的VLSI结构,其每个时钟周期的吞吐量为1；低复杂度的2D-DWT的VLSI结构,其每2个时钟周期的吞吐量为1。与同类吞吐量的VLSI结构相比,这三种结构在硬件开销方面均具有较好的表现。提出了一种基于遗传算法的小波滤波器系数有理化的方法,解决了浮点型9/7小波滤波器系数难于硬件实现的问题,降低了实现的复杂度。同时,提出了一种计算多级离散小波变换整数位数的方法,确定了离散小波变换数据整数部分的最佳宽度。然后,设计了一种嵌入式块编码的VLSI结构。由于嵌入式块编码中的位平面编码采用位运算,在图像编码的实现过程中消耗了大量的时间,因此位平面编码的设计与实现成为了提高编码速度的关键。研究了现有的位平面编码VLSI结构,设计了一种条带列与编码通道全并行的VLSI结构,解决了内部存储资源占用率高的问题。该结构可以在一个时钟周期内完成一个条带列的三种编码操作,从而可以达到每个时钟周期处理4个样本的吞吐量。最后,设计并实现了雷达图像记录卡。根据前面所设计的并行处理实现结构,采用Xilinx公司的XC3S2000 FPGA,设计了雷达图像记录卡。根据中国船级社颁发的《船载航行数据记录仪检验指南》中有关雷达图像的测试标准,对雷达图像压缩系统进行测试,测试结果表明该系统完全达到了国际标准。