HEVC是新一代视频压缩标准,旨在解决超高清视频应用与有限的传输带宽和存储空间之间的矛盾,在相同图像质量的情况下,相比于当前主流视频压缩标准H.264/AVC,HEVC的压缩效率提高了约一倍。帧内编码是HEVC标准的关键组成部分,用于去除相邻像素点间的空间冗余,同时也是帧间编码的基础,然而帧内编码的过程中需要遍历5种划分深度和35种帧内预测模式以寻找CTU的最佳划分和最优模式,带来了巨大计算量,基于CPU的软件编码器无法满足超高清视频实时处理的需求。因此,需要对帧内编码算法进行优化以减少计算复杂度并通过硬件编码器的实现解决实时处理的难题。本文通过对帧内编码算法的研究,提出了一种面向硬件实现的帧内编码预处理优化算法,用于降低帧内编码过程的计算复杂度。首先,在预处理过程中,通过使用原始像素代替重建像素作为参考像素进行预测以及基于统计数据的R_mode分配方法,去除了相邻预测块之间的数据依赖性;其次,利用SATD代价对CU的划分进行初步的筛选,以减少基于RDO的模式选择的计算量;最后,在前面优化的基础上,通过预测值复用的方法,进一步减少了帧内编码预处理过程中的模式计算数。实验结果表明,优化算法在预处理过程和模式选择过程中分别减少了30.8%的模式计算数和40%的RDO计算量的同时,仅引起了1.18%的率失真性能损失。基于上述的预处理优化算法,本文提出了帧内编码器的重要组成部分——帧内编码预处理的VLSI结构设计。为了满足300Mhz时钟下支持3840x2160@60fps的吞吐率的要求,本文采用了16个模式并行和16个预测点并行的结构,基于ROM中保存的模式复用比特信息,对CTU内256个4x4块、五层深度和35种模式进行遍历。参考像素的保存采用SRAM加寄存器混合存储的方式,以满足读取带宽的需求和降低存储资源的开销。通过加法树替代乘法器以及乘法器复用的方法,进一步降低模块内计算逻辑的开销。经过电路综合,从性能和开销两方面综合考虑,本文所设计的帧内编码预处理结构的核心预测模块的单位面积吞吐率指标超过当前国内外同类设计成果20%以上;帧内编码预处理结构的最高综合时钟频率达到400Mhz,电路面积为2100k门,处理速度可支持3840x2160@100fps的吞吐率,超过国内外同类设计3.3倍以上。