锁相环(Phase-Locked Loop, PLL)是一种使输入参考信号与输出信号在相位和频率完全一致的同步电路。随着电子技术的突飞猛进,集成CMOS锁相环得到了大量的应用。从消费电子产品到仪器仪表,从微处理器到大型的移动通信设备随处可以看见CMOS锁相环的身影。由于锁相环的广泛应用,锁相环技术一直是学术界研究的焦点之一。锁相环的种类繁多,有线性模拟锁相环、高性能的数模混合锁相环和数字锁相环。在诸多的锁相环结构中数模混合锁相环以其低抖动、低功耗、无相差、捕获范围大和易于集成的优点,在实际的应用中得到了广泛的应用。迫于成本压力,在集成电路设计中,更趋于把更多的外部独立元器件集成到芯片内部,这样可在降低产品成本的同时提高产品的可靠性。正是在这样的背景下,本论文设计一种无基准锁相环,即无晶振可快速锁定的高精度电荷泵锁相环,其中包括基准振荡器、压控振荡器(VCO)、电荷泵(CP)、低通滤波器(LPF)、鉴频鉴相器(PFD)和数字跟踪分频器。模拟模块原理与经典结构相似,数字跟踪分频器模块则有其独特的功能：利用初始时PLL不精确时钟搜索系统中的同步信号,从中得到基准时钟并相应调整PLL的输出,这样只需一个主机基准信号就可精确锁定所需的时钟频率。本论文所做的设计采用了0.18μm CMOS工艺,数字和模拟的各个模块分别采用了Spectre和Model Sim软件进行了仿真和验证,并进行了系统的整体仿真,在外部系统基准时钟采用0.5KHz的低频时钟的情况下,一个基准过后300μs左右时间内该锁相环系统就达到了稳定的状态,而普通的模拟锁相环在这种应用环境下需要数个基准时钟周期,即需数毫秒到数十毫秒的时间才能完成锁定工作。该数模混合锁相环设计,实现了锁相环的快速锁定,在提高应用便捷性的同时也提高了电路的可靠性,达到了预期的效果。