随着定制化芯片的需求越来越大，对与之配套的电子设计自动化(Electronic Design Automation，EDA)软件的要求也就越来越高，尤其是在某些特定芯片需要特定功能的EDA软件支持的情况下。然而，主流EDA软件基本上被国外少数公司所垄断，价格昂贵且不易获得特殊支持，所以研究并开发具有特定需求的EDA软件成为当务之急。 EDA软件主要包括逻辑综合，布局和布线等功能，其中布局和布线是EDA软件的重要组成部分。布局布线的效果直接反映EDA软件的质量，为了衡量布局布线的效果，用于对布局布线进行评估的线长估计函数就显得十分重要。 论文分析了不同目标芯片类型的布局线长估计函数的特点，在全部线长、执行效率、关键路径延迟、拥塞控制等方面，对线长估计函数及布局算法进行了改进，提高了布局算法的执行效率和布局结果的精度。通过分析标准单元和FPGA在布局结构、布局特点和布局目标上的异同，总结出两种类型的线长代价函数的优化目标。在标准单元布局线长估计函数方面，首先实现了最小线长、最小关键延迟、最小拥塞三种运行模式，并且通过使用带查找表和高度电路启发式分割的斯坦纳改进线长估计函数，代替了原有半周长线长估计，大大提高了布局精度；针对FPGA布局线长估计函数的特点，通过引入拥塞和Switch延迟改善了布局的拥塞和延迟控制。 论文设计和实现了基于标准单元的最小分割布局原型系统，并实现了不同线长估计函数，获得较好的布局结果。对当前主流FPGA布局布线VPR算法作了针对性的改进，实现了6输入LUT结构，在线长估计函数中加入拥塞、Switch延迟等优化目标，且在布局阶段尝试使用布线算法(pathfinder)取代线长估计函数。