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随着集成电路工艺制程进入超深亚微米甚至纳米级,集成电路的功耗问题显得日益突出。同时国家节能减排政策的提出以及低碳环保观念的深入人心,使得超大规模集成电路(VLSI)低功耗设计变得越来越重要。本文分别完成了两个使用不同设计方法／流程的设计,并对两个设计中所采用的低功耗设计技术、其在设计中的实际效果以及引入低功耗架构后对原有设计方法／流程的冲击进行了分析与讨论。首先本文以时间数字转换系统(TDC)中的环形延时链(RDL)模块为例,说明了定制流程中低功耗设计的实施过程以及由此造成的问题与解决方法。其次本文以嵌入式处理器OR1200LP为例,说明了基于硬件描述语言(HDL)与统一功耗格式(UPF)的超大规模集成电路(VLSI)低功耗设计过程,以及其基于EDA工具的实现流程。通过使用UPF描述设计者的低功耗意图,如OR1200LP中的功耗域、功耗开关、隔离单元、电平转换单元、保持寄存器(Retention Register)、功耗状态表(PST)等,将带功耗门控的多电压／多电源低功耗策略应用于电路中,确立OR1200LP的低功耗架构,并使用物理综合以及布局布线CAD工具完成设计实现。最后本文对设计中所使用的时钟门控、静态多电压(SMV)、动态电压频率调整(DVFS)、功耗门控(Power Gating)、多阈值(Multi-VT)技术以及低功耗设计相关问题作了讨论,并对设计的功耗降低效果进行了分析。本论文的创新点包括：·提出了一种新的采样结构,保证了电路在进入亚稳态时仍然能够准确的判断出翻转信号所处的位置,有效减少亚稳态对于设计精度以及短路功耗的不利影响,提高设计精度；·通过与非门的引脚交换,得到了一种更低能量消耗的RDL结构；·提出了一种软件算法控制+硬件时序控制的动态电压及功耗门控控制策略。根据工作负载的不同通过使用软件实现动态电压调整(DVS)及功耗门控算法,提高了设计的灵活性,控制硬件电路功耗管理(PM)模块来实现对各模块电压通断以及电压值的调度处理,从而得到最优的功耗降低值；·通过确定功耗门控单元(Power Switch)的位置与数量,以及电源网络的分布,得到一种低IR-drop(电压降)以及EM(电迁移)的电源布线；通过采用菊花链式结构实现PowerSwitch控制信号的连接,有效减低电源网络开关时的浪涌电流(Rush Current):最终的设计结果表明,设计的功耗降低效果显著。