作为模数转换器和数字信号处理单元之间的桥梁,数字下变频被认为是软件无线电接收端的核心部件之一。其功能是将采样量化后的高采样率的中频信号进行频谱搬移、降采样率、滤波等处理后变为低采样率的基带信号,送给后端数字信号处理器完成相应的解码解调等一系列基带信号的处理。因此数字下变频系统性能的好坏直接决定整个接收端系统是否能够有效工作。论文首先着重阐述了本课题的研究背景——软件无线电技术及其系统实现的理想结构与可行性结构,分析了数字下变频在SDR接收系统实现结构中的重要性：之后介绍了目前SDR平台的研究现状与发展趋势,再次说明了本文研究的意义；随后着重叙述了目前数字下变频的主流实现方法及其性能影响因素。本文主要针对下变频系统性能的影响因素,研究了FPGA实现下变频系统的方法,基于模块化的设计思想,将该系统的数字逻辑电路分为三大主要功能模块：时钟及复位管理、混频以及多级抽取滤波。对于混频模块中数控振荡器的设计,结合Matlab计算的高效性和参数化硬件设计的适用性,设计了参数化的高速全流水线式CORDIC算法模型,基于该算法实现了实时计算性较强的数控振荡器,以便实现高速混频,且针对4倍中频采样结构单独提出了简单高效的混频处理方法；对于半带滤波器的实现,针对现有分布式算法实现结构存在的问题,提出了位并行的流水线式结构,提高处理时钟最高频率；对于级联积分梳状滤波器的设计,采用了逐级剪除的位宽截断的方法进行处理,以便降低系统对FPGA硬件资源的占用率。为验证本文设计的可实现性和正确性,首先利用Matlab编程验证该系统设计及算法的可行性,然后利用Xilinx ISE 12.3平台,采用Verilog HDL对本文的数字下变频系统进行了RTL级数字逻辑设计,使用Modelsim SE 6.5对系统各个主要模块分别进行了仿真验证。整个下变频系统经过系统级功能仿真后,下载到FPGA上进行了实现。最终将采样时钟频率为200 MHz、中心频率为30 MHz的测试信号应用于项目硬件板上实现的该下变频系统,进行在线测试验证。仿真及硬件测试结果均表明,该系统完成了64倍的下采样,最终输出采样率为3.125MHz的低速基带信号,达到了设计指标。