随着光纤通信干线系统向STM-64/OC-192级别10 Gbps速率的提升、千兆以太网以及万兆以太网在公共数据网络中的大规模应用,数字通信业务的蓬勃发展导致数字通信系统对物理层处理芯片的速度提出了更高的要求,而时钟处理电路正是制约其速度提升的瓶颈之一。本文介绍了光通信和万兆以太网的体系结构,给出了其各项电路指标。讨论了时钟恢复电路的基本原理以及几种常见时钟恢复电路的系统构成,对最为广泛应用的锁相环(PLL)结构作了详尽的分析,包括目前它的几种设计思想。最后在前人研究成果的基础上进行分析,给出了基于锁相环结构时钟恢复芯片的电路设计、模拟结果、版图设计以及测试方案及结果分析。相位噪声是锁相环的一个重要指标。本文对相位噪声的基本概念,PLL各组成部分的噪声对整个环路的贡献以及压控振荡器(VCO)相位噪声的分析及改善方法等都作了说明。为了降低时钟恢复系统的复杂度、提高芯片的集成度同时保证设计质量,本次设计对预处理模块进行了精心设计。初步测试结果表明,设计结果基本达到了要求,进一步优化后可用于光通信和万兆网物理子层系统。本次毕业设计的课题得到国家863计划支持,国家863课题为10—40Gb/s光收发关键器件芯片技术研究(续)。