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随着集成电路设计和制造技术的不断进步,芯片的集成度和复杂度也以惊人的速度发展。芯片测试遇到了前所未有的挑战,测试费用越来越高,出现了设计、生产费用与测试费用倒挂的局面。尤其是超深亚微米(VDSM)工艺的使用,生产过程中出现的故障也越来越多样、难测。在这种情况下,可测性设计(Design-For-Testability)技术成为解决芯片生产测试问题的主要手段之一,日益引起人们的重视。本文首先进行浮点加法器的优化设计。浮点加法器的指数比较大小,尾数移位相加,规格化,舍入操作独立,复杂而又费时,时延很大。为此在指数加法器和尾数加法器中采用超前进位加法器设计,利用预先编码器进行规格化处理,对舍入模式进行简化设计,通过上述优化技术加快浮点加法器运算速度。然后编写了浮点加法器及其测试激励的C代码,用以验证本文所设计的浮点加法器功能的正确性。通过对可测性设计的几种常用方法研究与比较,针对浮点加法器的结构特点,实现了边界扫描与内建自测试相结合的可测性设计技术。传统内建自测试结构中的线性反馈移位寄存器(LFSR)会产生一些冗余测试图形,这些测试图形对于故障覆盖率没有贡献,通常电路中还存在一些伪随机测试图形难测故障,所以仅用LFSR产生测试图形时覆盖率不高。为了增加故障覆盖率,本论文在内建自测试结构中加入了位固定序列产生器(Bit-fixing-Sequence-Generator)结构。首先针对难测故障,利用故障激活条件,蕴含条件,线确认条件,生成浮点加法器基本组成部件全加器的完全测试集,对全加器测试图形进行排序获得浮点加法器的难测故障测试图形。然后对难测故障的测试图形进行位相关性分组,每一组中测试图形在满足一定条件的同时位相关性很大。最后利用位固定序列产生器产生一系列的控制为0,控制为1的信号,通过改变LFSR生成的未检测到故障的测试图形与难测故障的测试图形来匹配,以此增加故障覆盖率。同时加入边界扫描,用来对浮点加法器的输入输出引脚进行测试,利用边界扫描测试结构中的TAP控制器来进行内建自测试测试逻辑的控制,用以整合整个测试结构,并将边界扫描结构中的测试数据寄存器用作扫描链,节省了硬件面积。