【摘 要】
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200G以太网标准IEEE 802.3bs在100G以太网的基础上对物理编码子层（Physical Coding Sublayer,PCS）进行了改进。增加256B/257B转码模块,以减小线性编码的开销。将单个通道分别插入对齐标记修改为主通道统一插入对齐标记组,简化了对齐标记插入的方式。接收端同步化时,删除了同步头搜索,只需要进行对齐标记锁定。又增加了前向纠错功能,以便接收数据时纠错。通过研究I
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200G以太网标准IEEE 802.3bs在100G以太网的基础上对物理编码子层（Physical Coding Sublayer,PCS）进行了改进。增加256B/257B转码模块,以减小线性编码的开销。将单个通道分别插入对齐标记修改为主通道统一插入对齐标记组,简化了对齐标记插入的方式。接收端同步化时,删除了同步头搜索,只需要进行对齐标记锁定。又增加了前向纠错功能,以便接收数据时纠错。通过研究IEEE 802.3bs标准中PCS子层的结构和功能,同时结合大量100G以太网PCS子层的实现方式,提出了200G以太网PCS子层整体设计方案。详细分析了64B/66B编解码的原理,设计了4路并行64B/66B编解码器,能够在一个时钟周期完成4个编解码,提高了编解码的效率。深度解析和提炼了256B/257B转码和反转码的规则,详细推导了257-bit并行加解扰的公式。增加了变速箱模块,实现了257-bit并行数据和2*320-bit并行的RS（544,514）编解码之间的位宽转换。PCS子层发送模块利用对齐标记映射功能创建对齐标记组,并插入数据流,再通过Pre-FEC模块和通道交织分发模块中两次10-bit轮循分发将对齐标记正确的分配到每个通道上。PCS接收端先对单个通道进行对齐标记锁定,待所有通道都锁定后,再统一进行纠偏和重排,从而完成接收端的通道同步化。完成了200G以太网PCS子层电路的设计,环回测试时,在发送模块和接收模块之间插入了模拟PCS接收端时滞和乱序行为的通道扰乱模块,并采用PRBS15伪随机码发包器产生测试激励。通过软件VCS和Verdi对电路功能进行仿真,最后对电路进行FPGA验证,仿真和验证的结果表明,本设计能够实现200G以太网PCS子层的逻辑功能。本文实现的200G以太网PCS子层的功能设计、仿真、验证,对研究200G/400G以太网PCS子层具有重要的参考价值。
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