微处理器是嵌入式系统的核心。基于本文作者参与设计的32-bit嵌入式处理器RISC32E,分析标量处理器的性能和频率瓶颈,提出一种异质媒体双发射处理器POLLUX结构框架,探讨处理器流水线微结构、分支预测和媒体数据通路的设计。嵌入式微处理器的性能提高方法主要有两种:频率提升和体系结构改进。存储壁垒限制了短流水线处理器的频率提升,标量处理器的最大吞吐率不超过每周期一条指令。本文以访存操作为导向划分POLLUX的流水线,通过独立的媒体流水线和整型流水线构建POLLUX的乱序执行的双发射结构框架。本文设计了高性能的数据旁路网络和新颖的粗粒度分布式控制机制解决流水线互锁问题;设计了低硬件开销的重排序缓冲器解决了乱序执行处理器的精确异常问题。实验结果表明,POLLUX在TSMC13G标准单元工艺下,worst case主频超过400MHz,typical case主频超过580MHz,Dhrystone测评分值为1.4 DMIPS/MHz。对FFT、DCT、FIR、LMS等媒体核心算法性能评估的结果表明,异质媒体双发射结构具有较强的媒体处理能力。随着处理器可利用的指令级并行性的增加,程序中条件分支和无条件分支指令的频繁出现使得控制相关迅速成为提高并行度的限制因素。为了尽量减小分支指令造成的性能损失,提高处理器的指令流吞吐率,POLLUX采用动态分支预测作为有效探索指令级并行的一种关键方法。通过评测在不同配置下多种分支预测器的预测精度、面积和功耗,本文采用Gshare、Bimodal预测器作为嵌入式处理器的优选方案,并且提出一种软件可配置的双模式分支预测器。实验结果表明,本文实现的分支预测电路以13,907门的硬件代价取得91%的分支预测精度。媒体数据通路是POLLUX微结构的重要组成部分,本文以POLLUX的媒体指令扩展为基础,结合时延和功耗优化提出一种基于标准单元的结构层次的数据通路优化方法,应用于媒体数据通路中的分裂式乘加器。实验结果表明,利用该方法优化后的分裂式乘加器提高性能33.6%的同时降低了27.1%的功耗。