随着集成电路制造技术的发展及纳米时代的到来,高集成度使得芯片的测试功耗成为集成电路设计必须考虑的重要因素。采用扫描结构的可测试性设计(Design for Testability,DFT)方法,能够提高测试覆盖率,缩短测试时间。本文详细分析了扫描测试的基本原理和设计流程,分别针对扫描测试过程中的动态和静态功耗提出了有效的优化方案。首先,介绍了可测试性全扫描技术,并分析了四种类型的可扫描单元。提出了一种新型测试功耗分类方案,新方案使得功耗层次更加清晰,功耗类型分析也更加细致。本文重点在于研究新的测试动态功耗和静态功耗优化方法。在动态功耗优化的分析中,提出了两种优化方案:常值法和电压法。常值法设计了新型的触发器结构,能够将扫描移入过程中连接组合逻辑的触发器输出锁定为常值“0”或“1”。并通过逻辑门增加方案有效地实现了对测试过程中组合逻辑的无用翻转的控制。通过在ISCAS89基台上实验,经过常值法优化后,总测试功耗降低将近23%。电压法是采用增加门控晶体管来控制与触发器相连的第一级组合逻辑单元的供电,从而阻止扫描信号向组合逻辑的扩散。与常值法相比电压法对电路面积和延迟的影响更小,而且同样有非常好的功耗优化效果。通过对ISCAS89测试电路的分析,电压法比常值法对面积和延迟性能的改善提高了近62%和94%。静态功耗的优化设计主要是基于门控功耗单元的使用。文章大胆的将门控功耗单元用于可测试性设计,提出了新的触发器和时钟单元布局方法以及新的电源地网络制作方法。通过对一款通用高性能微处理器单模块的设计实验,将提出的优化设计方案应用于实际的芯片设计中。实验结果显示,总的测试功耗降低约45%,总的移入功耗降低了近73%,在大幅降低静态功耗的同时,移入无用动态功耗减少了92%。最后,对设计中的主要思想以及创新点进行了总结。针对设计中需要进一步研究和改进的地方提出了新的挑战。