在通信中,人们一直致力于有效性和可靠性这两个问题的研究。1994年P.Ryndiah提出了Turbo乘积码,它是一种分组码,其子码采用线性码,由于译码方法采用与Turbo码相同的软入软出(SISO)迭代译码算法,所以称为Turbo乘积码。Turbo乘积码的性能与Turbo码相近,译码方法比Turbo码简单,因此也成为编解码领域近几年来研究的热点,在高速数据通信中有很广阔的应用前景。本文研究了Turbo乘积码的编译码原理,TPC的编码是由两维或两维以上线性子码的组合构成一个码块,并对各维分别编码。这些子码可以相同也可以不同,可以是BCH码、单奇偶校验码、扩展Hamming码等。文中以(64,57)扩展汉明码为子码,详细阐述了TPC码译码FPGA实现的整体设计方案、实现流程和单元译码器的具体实现方法,在QuartusII-5.0环境下用Verilog HDL语言实现了整个设计。在QuartusII-5.0仿真环境下以Cyclone系列的EP1C12Q240C为目标芯片对译码器进行了编译和仿真,在接收序列中加入不同的错误类型,相应的在译码器输出端得出了译码后的正确译码结果,验证了设计方案的正确性。对所用资源和译码的速度进行了优化,使整个系统的工作时钟可以达到50MHz,串行的码速率可以达到2.4Mbps。可以满足基带数据传输的要求。此外,还总结了其他几种译码算法实现的方法,并比较了它们的优缺点,为进一步改进TPC译码的性能奠定了基础。