随着无线通信的不断发展,通信系统的容量不断增大。现代通信系统为了追求更高的数据速率和频谱效率,广泛采用频谱利用率较高但对功率放大器的非线性非常敏感的高阶线性调制技术,如QAM, QPSKo高阶线性调制技术由于具有较高的峰均比,尤其容易受到非线性失真的影响。因而减小功放的非线性效应对于通信系统来说十分重要。功率放大器(PA)是射频系统中最重要的非线性器件,其非线性造成了带内误码率的增高和带外干扰,因此必须对功率放大器的非线性进行补偿。预失真技术就是一种高效的线性化技术并成为通信领域中的一个研究热点。本文在射频收发硬件平台的基础上,对数字预失真关键技术进行了研究,并在FPGA中进行了数字预失真的实现。本文首先研究了只考虑功率放大器奇阶非线性记忆多项式模型的FPGA实现方式的简化,给出了FPGA实现的详细设计；然后介绍了射频收发信机的结构及本设计的设计背景,通过收发信机相关指标对FPGA, ADC, DAC和数字时钟产生模块进行了器件选型,讨论了FPGA与ADC/DAC的接口设计,同时为了达到设计的目标,对FPGA程序进行了时序优化,实现了设计所需要的主时钟速率；最后搭建了数字预失真系统平台对基于记忆多项式的预失真算法的性能进行了验证,进而对测试结果进行了分析。测试结果表明,设计实现达到了预期的指标。